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lab5
- 用Verilog 实现的计数器和简单的Verilog全加器。 同时也包含了最基础的计数器和全加器的Verilog写法-counters in verilog
shiyan
- 1、 学习全加器的原理和分层设计方法 2、 学习ISE环境下模块建立和使用 3、 测试波形方式的一些高级设置-1. Learn the principles of full adder and hierarchical design method 2, the next learning module build and use ISE environment 3, the test waveforms way some advanced settings
quanjiaqi
- 使用verilog HDL实现全加器的功能-Use verilog HDL to achieve full adder function
fulladd
- 元件例化方式来实现一个综合系统的快速设计，本例以一个全加器详细解释了元件例化方式的编程思想-To achieve rapid design of an integrated system of component instantiation way, in this case to a full adder detailed explanation of programming ideas component instantiation methods
project9
- 七人表决器，利用全加器设计。当有四人或四人以上表决同意，实验箱上的指示灯亮-Seven people voting, the use of full adder design. When there are four or more than four agreed to vote on the bright lights test box
test1
- 一 继续熟悉ISE 和Modelsim的使用，按照实验手册进行练习。 二 写一个完整的entity和architecture， 用逻辑函数构建一个1位的全加器，并用ise进行语法检查和 综合。 -Use a continue to familiar with ISE and Modelsim, practice in accordance with the experimental manual. Two write a complete entity and architectur
exa1
- 8位全加器，为EDA的第一个实验，由半加器和或门组成-8 full adder bit EDA experiment first simple experiment, through the OR gate constructed with half-adder
exa1_adder
- 之前上传的是全加器，这个是自己设计的8位全加器，8位并行全加器-Before uploading the full adder, this is their own design eight full adders, eight parallel full adder
Design-of-full-adder
- 熟悉VHDL元件例化语句的作用 熟悉全加器的工作原理 用VHDL语言设计一位二进制全加器，并仿真。-The role of components instantiated. Familiar with VHDL statements Familiar with the working principle of full adder Using VHDL language to design a binary full adder, and simulation.
adder
- 全加器：Powerpoint课件示例支持，典型组合逻辑原理图输入设计-full adder design with VHDL
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- 学习利用原理图输入法设计简单组合电路，掌握层次化设计的方法，掌握用原理图进行设计的整体流程。 2、实验内容： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。-one to ten
2.adder
- 基于VHDL的全加器时间延迟分析，分析基本器件的传输延迟和惯性延迟-the analysis of timing delay of full adder in VHDL
xor4b
- 四为异或门，实现全加器的硬件模块，使用VHDL语言实现，主要适用于初学者实例展示，为初学者提供quartus的实例展示。-4 bits xor gate finished with VHDL language， specifically for greenhands and bachelors who just begin with quartus
adder_shifter_counter
- 用VHDL写的全加器，移位寄存器，和计数器，并有文档说明，非常详细。-Using VHDL write full adder, shift registers, and counters, and is documented in great detail.
full_adder
- 这是全加器的几种设计方案，希望对大家有用。- full adder
quanjiaqi-verilog
- 基于verilog语言的编写的全加器，基于verilog语言的编写的全加器-quanjiaqi
demoss
- FPGA的代码verilog语言编写，包括LED与按键验证，数据选择器，编码器，译码器半加器，全加器，适合初学者，已经在板子调试成功，板子是 睿智IV开发板。-FPGA code verilog language, including LED and key authentication, data selection, encoder, decoder and a half adder, full adder, suitable for beginners, it has been succe
FPGA__source-code__Verilog
- FPGA部分基础功能源代码，适合初学者进行学习仿真，代码可读性强，通俗易懂，逻辑清晰。包括触发器，全加器，分频，并串转换，计数器，序列发生器等Verilog语言源代码。- Part of the basic functions of the source code for FPGA.Suitable for beginners to learn the simulation, the code readable, easy to understand, clear logic. Includ
fulladder
- 关于全加器的VHDL设计文件，已做好的quartusII软件编程文件，直接下载就可以打开-About full adder VHDL design documents, quartusII software programming files have been prepared directly download can open
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- 基于DE1的4位全加器（可视化），通过数码管显示，开关输入实现。-4 bit full adder based on DE1