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EasyClockDivider
- 关于用触发器构建简单分频器的介绍文档，图文并茂，讲解详细-Construction on the simple flip-flop with the divider on file with illustrations to explain the details
fq_divider
- 分频器-Divider ..
FPGA.CPLD
- fpga cpld 常见模块设计，包括基于fpga 的全数字锁向环，基于fpga cpld 的半整数分频器的设计等，很有用-fpga cpld common module design, including fpga-based all-digital locks to the ring, Based on the semi-fpga cpld integer divider design and useful
vhdl_buzzer
- 蜂鸣器实验 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调，该实验通过设计一个状 态机和分频器使蜂鸣器发出“多来咪发梭拉西多”的音调。-buzzer to buzzer this experiment certain frequency square wave can buzzer sounded a corresponding pitch. The experiment by designing a state machine and the buzzer sounded a d
fenpinqi
- 《分频器设计》绝对好用的EDA实验程序！已经通过测试。VHDL语言编写-"Frequency Divider" absolutely good for EDA experimental procedure! Already passed the test. VHDL language
fenpinqi11
- 基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)-divider based on FPGA design, has adopted the simulation (VHDL language)
9
- 本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程，并用QUARTERS||4.0进行仿真，用 FPGA 芯片实现。 关键词：半整数，可控分频器，VHDL, FPGA
fpq
- 用verilog写的各种实用的分频器，很好的参考例子。
clk_div
- vhdl语言描述分频器，实现2、4、8、16……分频，经过实践
examples
- verilog分频器～时钟为50hmz，波特率采用9600bps～
dpll
- DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
digitalPLL
- 数字锁相环实现源码，有很大的参考价值。 由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.
fre_division
- 使用verilog编写分频器，包括奇分频和偶分频，可以进行任意奇偶分频
any_frequency_VHDL
- 任意整数分频器的vhdl源程序,放心使用. 无版权问题,欢迎copy.
fenpin
- 分频器，自己尝试编辑的，20和40分频，可以
expt53_dvf
- 基于fpga和sopc的用VHDL语言编写的EDA数控分频器
frequent
- 基于vhdl的数控分频器设计的源代码及仿真
vhdl1
- VHDL经典案例源码 有至少20个经典案例,如:自动售货机,分频器
freq_divider
- 一个简单的分频器代码,可以套用来作其他频率的分频
CD4013
- 用CD4013双D触发器做的脉冲4分频器，以及单键触模式灯开关介绍，只用一个触摸电极片，就能完成开灯和关灯，以及多个触摸式开关电路举例