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DDS1
- 直接数字频率合成器（Direct Digital synthesizer）是从相位概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器（LPF）构成-Direct digital frequency synthesizer (Direct Digital synthesizer) is the concept of direct synthesis from the requirements phase of a wav
add
- 自己用verilog写的加法器，时序仿真已经通过-Their own written with verilog adder, timing simulation has been adopted
jiafaqi
- 用Veriloge编的四位二进制加法器。用一个显示屏进行显示。-Veriloge series with four binary adder. With a display to display.
add
- 一个加法器，用VHDL写的程序，七位加法器，在V5的芯片上试过了-one adder
adder
- 一位ＢＣＤ码加法器的实现，所得结果大于９或进位位１则加６-A BCD code adder implementation, the result is greater than 9 or carry an additional 6-bit
LIBRARYieee
- 顶·· ·· ·· ·· ·· ·· 用VHDL语言实现加法器设计 -Top with VHDL language Adder
example
- 我FPGA开发板的程序！！！包括数、码管iic、VGA、乘法器、串口。加法器、比较器、状态机等等等了，主要是VHDL的也有部分好似Verilog的。参考下吧-verilog...vga..uart...add...etc..
adder
- 加法器的原理及在FPGA中的设计与设计！-Adder in principle and in the FPGA design and design!
bcd
- 4位bcd码加法器的verilog代码 -4 bit bcdadder verilog4 bit bcdadder verilog
8adder
- 本实验示例中的8 位二进制并行加法器即是由两个4 位二进制并行加法器级联而成 的图13-4 所示的逻辑电路是由两个并行进位4 位加法器级联而成的8 位二进制加法 器-This is simple adder of 8 by VHDL.
8jiafaqi
- 利用此程序可以实现8位超前进位加法器的功能-This program can be used 8-bit look-ahead adder function
add
- 常用加法器代码，分三种计算方法，可供参考-Common adder code, sub-three calculation methods are available for reference
chengxu
- 加法器 比较器verilog hdl 等简单小程序 新手学习中 见谅-Adder comparator verilog hdl Adder comparator verilog hdl a small way as simple novice learning apologize
yunchengxu
- 内附几十种小程序，有状态机、比较器、波形发生器、乘法器、加法器、步进电机控制器等，希望大家能用的上。-Containing dozens of small programs, for reference，This is about FPGA,a tool ,we can study,but in ourselves.
verilog_program
- 各种初学Verilog者需要练习的实例代码集锦，包含加法器，BCD计数器，2分频，交通灯等等！-Beginners need to practice a variety of examples of Verilog code highlights, including the adder, BCD counters, 2 frequency, traffic lights and more!
bcd_add
- bcd加法器，实现最简单的进位。用ASM实现-bcd adder to achieve the simplest binary. Achieved with ASM
Multiplier
- 一个非常简单而且实用的加法器，方便实用，内存小-A very simple and practical adder, convenient and practical, small memory
chapter7
- VHDL 四位加法器 利用quartus II开发四位加法器，-VHDL comptur comparator_4
mul64
- 64位乘法器设计实验是我在科大的第一个课程设计，verilog程序的熟练掌握对于微电子专业的学生来讲是非常必要的，对于此次设计我也花费了很长时间。 本设计分为3个部分，即控制和（1）状态选择部分，（2）乘法器部分，（3）加法器部分。 以下我将按此顺序进行说明。需要指出的是，在实际设计中的顺序恰好是颠倒的，这与设计思路有关，在刚开始的时候由于对整体没有一个很好的把握就先选择最简单的一部分几加法器开始入手，然后就是乘法器，最后作乐一个状态控制电路将两部分联系起来。 -A 64-bit m
DDS
- 简易的直接式数字频率计（DDS） 32位加法器，32位寄存器，sin_rom表-Simple direct digital frequency meter (DDS) 32-bit adder, 32-bit registers, sin_rom Table