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chg_counter
- 可预置可逆4位计数器 利用AT89S51单片机的P1.0－P1.3接四个发光二极管L1－L4，用来指示当前计数的数据；用P1.4－P1.7作为预置数据的输入端，接四个拨动开关K1－K4，用P3.6/WR和P3.7/RD端口接两个轻触开关，用来作加计数和减计数开关 -be reversible four preset counter use AT89S51 SCM P1.0 - P1.3 then made 4 LED L1 - L4, used to indicate the c
shuji
- 计数器用一个开关K控制，当K=1时，可逆加法计数器进行计数，K=0时可逆减法计数器进行计数，即可构成一个具有清零和预置功能的可逆加减法计数器-counter with a control switch K, K = 1, the reversible addition counter for counting, K = 0 reversible subtraction counter for counting, with constitutes a reset and preset functi
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- 8位计数器，可逆，可加可减，可以以时钟输入也可手动输入
verilogHDL.rar
- 采用有限状态机（要求“三段式”）的方法设计一个带异步清零端的同步可逆模6计数器。同时提供单数码管数字显示和3LED状态显示两种显示方式。,Finite state machine (request, quot Threequot) approach to design a client with Asynchronous Clear reversible synchronous counter module 6. At the same time providing a single digit
counter_5_reversible
- 带置位的同步可逆（加1或减1）5进制计数器。-Reversible synchronous with the set (plus one or minus 1) 5 binary counter.
Reversible4-bitcounter
- 可预置可逆4位计数器，本文详细阐述其原理并附有电路原理图，程序用C/汇编语言分别编写，可随意供大家选择，对学单片机的掌握基础应用很有帮助！-Reversible 4-bit counter can be preset, the paper described the principles together with the circuit diagram, program using C/assembly language were written, are free for your choi
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- 可预置可逆4位计数器可预置可逆4位计数器
Single_Chip_4_bit_counter_can_preset_reversible_cl
- 单片机开发可预置可逆4位计数器经典资料Single Chip 4-bit counter can be preset reversible classical information-Single Chip 4-bit counter can be preset reversible classical information
count
- 吉大短学期CPLD实习程序 可逆10 进制计数器，用1 位拨码开关进行加减控制：输入为0 时进行加计数，当输入为1 时进行减计数；用1 位拨码开关进行同步清零控制：输入为0 时清零，输入为1时正常计数。计数结果用数码管显示-Chittagong short term internship program CPLD reversible binary counter 10, with an addition and subtraction DIP switch control: when th
counter
- 同步清零的可逆计数器，带时钟分频 Verilog HDL语言编写-Synchronous clear reversible counter with clock divider Verilog HDL language
bahe2
- 拔河游戏机， 1、 设计一个能进行拔河游戏的电路。 2、 电路使用15个(或9个)发光二极管，开机后只有中间一个发亮，此即拔河的中心点。 3、 游戏双方各持一个按钮，迅速地、不断地按动，产生脉冲，谁按得快，亮点就向谁的方向移动，每按一次，亮点移动一次。 4、 亮点移到任一方终端二极管时，这一方就获胜，此时双方按钮均无作用，输出保持，只有复位后才使亮点恢复到中心。 5、 用数码管显示获胜者的盘数。 教学提示: 1、 按钮信号即输入的脉冲信号，每按一次按钮都应能进行有效的计数。 2、 用可逆计数器的
UART
- system C编程实现16进制可逆计数器-system C programming counter
rad10
- 利用basys2实现十进制加减可逆计数器，拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9—8—7—…0—1…的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9——0—1…的模十加计数结果；当SW0为LOW时，计数器实现模十减计数功能，即4个七
Desktop
- verilog 实现的可逆计数器及4-7译码器，实现并行置数，加减计数功能 -verilog achieve reversible counter and 4-7 decoder, set the number of parallelism, subtraction counting function
digital-clock-and-traffic-light
- 课题一是设计一个可控的100进制可逆计数器。课题二是设计交通灯控制系统在QuartusⅡ软件环境下，进行仿真实验和硬件下载，获得的测试结果满足设计要求。课题三是设计多功能数字钟系统（层次化设计。-The subject one is to design a controllable 100- band reversible counter. Subject two is the design of the traffic light control system in the Quartus I
21ic_VIVADO-verilog
- vivado 下的可逆计数器项目，使用VERILOG语言编写，基于FPGA -vivado 下的可逆计数器项目，使用VERILOG语言编写，基于FPGA v
8sfdsd
- 用VHDL实现的八位可逆计数器，可作为交流学习使用。-VHDL implementation with eight reversible counter can be used as the exchange of learning to use.
verilog_PLL
- 全数字锁相环的verilog源代码，包括鉴相器，K变摸可逆计数器，加减脉冲器和N分频器。已经仿真实现。(All digital phase-locked loop Verilog source code, including phase discriminator, K variable touch reversible counter, add and subtract pulse and N frequency divider. Have been implemented by simula
shiyan11
- 计数器 12位 可逆 进位(Counter)
dpll源程序
- 一种设计数字锁相环的思路，包含异或鉴相器、k模可逆计数器、脉冲加减计数器、N分频器等，实现相位的锁定。(A design of digital phase locked loop (PLL) consists of a phase discriminator, a K mode reversible counter, a pulse addition and subtraction counter, a N frequency divider and so on, to lock the pha