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搜索资源列表

  1. sy6

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  2. 数字时钟,整点报时,有校分校时功能,底层用VHDL,顶层原理图-Digital clock, the whole point of time, when a school campus functions, the bottom with VHDL, top-level schematic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4368
    • 提供者:1111
  1. LIBRARY-IEEE

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  2. 底层文件2:h_subber.VHD实现一位半减器 顶层文件:f_subber.VHD实现一位全减器 -The underlying file 2: h_subber.VHD-to achieve a half- Top-level file: f_subber.VHD the realization of a full subtracter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2838
    • 提供者:燕子
  1. atop

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  2. 该程序可以测量外部频率的频率计电路,包含顶层模块,和底层模块。-The program can measure the frequency of the external frequency meter circuit, including the top-level module and bottom module.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1705356
    • 提供者:赵熊
  1. ps2

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  2. verilog PS2键盘解码程序, 之前探讨过PS/2键盘编解码以及数据传输协议,这次自己动手实现了利用FPGA接收键盘编码,然后通过串口传输到PC。做的比较简单,只是通过FPGA把大写字母A-Z转换成相应的ASCII码,只要字母按键被按下,就能在串口调试助手里显示相应大写字母。下面就共享代码吧!   除了顶层模块,三个底层模块分别为PS/2传输处理模块、串口传输模块以及串口波特率选择模块(下面只给出顶层模块和PS/2传输处理模块的verilog代码)。-verilog PS2 Ke
  3. 所属分类:File Formats

    • 发布日期:2017-04-02
    • 文件大小:1490
    • 提供者:刘晓青
  1. VFIFOzipe

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  2. 用verilog实现异步FIFO,代码中有两个模块,使用时时注意顶层模块和底层模块,用quartus2即可打开直接使用。 -Asynchronous FIFO, with verilog code has two modules, using the constant attention of top-level module and bottom module with quartus2 to open.
  3. 所属分类:Windows Develop

    • 发布日期:2017-04-08
    • 文件大小:2434
    • 提供者:zcl1233
  1. histeq

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  2. 这个是我编写的fpga直方图均衡化的顶层文件,底层模块没有上传-This is the top-level file I write fpga histogram equalization bottom module not uploaded
  3. 所属分类:图形图像处理(光照,映射..)

    • 发布日期:2013-10-07
    • 文件大小:1079
    • 提供者:june
  1. Zigbee_smart_home_control_system

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  2. 大学时做的项目,zigbee的通信协议栈,改写了底层驱动和顶层的应用,包括主机和设备的代码-University to do the project, the zigbee communication protocol stack, rewrite the underlying driver and the top level of the application, including the host and device code
  3. 所属分类:SCM

    • 发布日期:2017-11-24
    • 文件大小:8717609
    • 提供者:小熊
  1. PID

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  2. 用VHDL语言来实现PID算法,顶层文件用原理图实现,底层文件用VHDL语言实现-Sprache VHDL PID-Algorithmus
  3. 所属分类:Other systems

    • 发布日期:2017-11-18
    • 文件大小:826794
    • 提供者:shimacheng
  1. sine

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  2. 正弦信号发生器的设计,正弦信号发生器的结构由3 部分组成。数据计数器或地址发生器、数据ROM 和D/A。性能良好的正弦信号发生器的设计要求此3 部分具有高速性能,且数据ROM 在高速条件下,占用最少的逻辑资源,设计流程最便捷,波形数据获最方便。下图是此信号发生器结构图,顶层文件SINGT.VHD 在FPGA 中实现,包含2 个部分:ROM 的地址信号发生器,由5 位计数器担任,和正弦数据ROM,拒此,ROM由LPM_ROM模块构成能达到最优设计,LPM_ROM底层是FPGA中的EAB或ESB等。
  3. 所属分类:Compress-Decompress algrithms

    • 发布日期:2017-11-14
    • 文件大小:1826219
    • 提供者:吴祥
  1. lcd_system

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  2. LCD显示工程,其中包含了顶层文件和各个底层文件-LCD display project, which contains the top-level document and all underlying file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-23
    • 文件大小:7485905
    • 提供者:许雷
  1. 4weiquanjiaqi

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  2. 4位全加器由3个模块构成。首先,通过实例引用基本门级元件xor、and定义底层的半加器模块halfadder,接着实例引用两个半加器模块halfadder和一个基本或门元件or组合成为全加器模块fulladder,最后实例引用4个1位的全加器模块fulladder构成4位全加器的顶层模块-4 full adder by the three modules. First, the basic gate-level component instance references xor, and def
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:402806
    • 提供者:wancaihong
  1. st

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  2. 数塔问题的解决算法,用于计算数塔中从顶层走到底层,若每一步只能走到相邻结点,则经过的结点的数字之和最大是多少。-Number of tower problem algorithm used to calculate the number of the tower from the top go bottom, each step can only be reached if the adjacent nodes, then after the number of nodes and the ma
  3. 所属分类:Data structs

    • 发布日期:2017-05-01
    • 文件大小:571935
    • 提供者:张智
  1. 11

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  2. 介绍了应用FPGA芯片和硬件描述语言(VHDL)设计微波炉控制器系统的方法。系统使用VHDL编程实现各底层模块的功能,顶层的设计采用图形输入完成。论文主要阐述模块化设计的思想和状态图的描述方法,以及他们在硬件描述语言中的应用,并展示了其在Quartus II 开发系统下的仿真结果。-This paper introduces the application of FPGA chip and the hardware descr iption language (VHDL) method for
  3. 所属分类:software engineering

    • 发布日期:2017-05-07
    • 文件大小:1457903
    • 提供者:十禅
  1. RSP_Sinc

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  2. TMS320C6678 Sinc插值源代码,TMS320C6678是TI公司推出的一款8核DSP,具有强大的并行处理能力,可以执行复杂算法,sinc插值在许多算法中都会用到,该代码中底层使用汇编语言编写,顶层使用C语言调用,功能模块化,方便使用。-TMS320C6678 Sinc interpolation source code, TMS320C6678 is TI has introduced an 8-core DSP, a powerful parallel processing cap
  3. 所属分类:DSP program

    • 发布日期:2017-04-17
    • 文件大小:33451
    • 提供者:leiran
  1. DAC_TLV5618

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  2. 代码基于MSP430F449,功能是实现使用单片机去控制串行端口数模转换器TLV5618。包括底层数据写入函数和顶层应用函数。使用方便。-Code based on MSP430F449, functionality is implemented using a microcontroller to control the serial port DAC TLV5618. Including the underlying data is written to the top-level func
  3. 所属分类:SCM

    • 发布日期:2017-04-25
    • 文件大小:24750
    • 提供者:cjc
  1. PAC_MontyHall

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  2. Pac 设计模式演示代码,采用 PAC 模式实现一个简单的交互式系统,模拟Monty Hall 猜谜游戏,用顶层 agent 实现系统的内核,一个底层agent 实现输入,另外两个agent 用于表现,中 间层agent 对这两个用于表现的agent 进行协调。适合新手熟悉学习PAC模式。 -Pac demo code design patterns, using PAC model to achieve a simple interactive systems, analog Mont
  3. 所属分类:Java Develop

    • 发布日期:2017-03-28
    • 文件大小:44008
    • 提供者:IanMoone
  1. cnt100

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  2. 一百进制计数器,采用层次化设计,底层文件为十进制计数器,顶层文件原理图设计-the procedure is based on vhdl,it can count 100,and use top-down
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:682005
    • 提供者:niuniu
  1. eyhcroom

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  2. 可建立多个房间,可对家具进行添加、移动、改变方向、移除、移至顶层、移至底层等操作,并可对已布置的房间进行实时保存-May establish more than one room, the furniture can add, move, change direction, remove, move to the top, go to the bottom and other operations, and have been appointed rooms in real time to sa
  3. 所属分类:Web Server

    • 发布日期:2017-04-30
    • 文件大小:392925
    • 提供者:cxkkouyuys
  1. eyhcroomphp

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  2. 软件介绍 可建立多个房间,可对家具进行添加、移动、改变方向、移除、移至顶层、移至底层等操作,并可对已布置的房间进行实时保存 用户名:admin 密码:admin-Software introduction Can establish a number of rooms, furniture can add, move, change direction, remove, move to the top floor, move to the bottom and oth
  3. 所属分类:WEB(ASP,PHP,...)

    • 发布日期:2017-05-14
    • 文件大小:3242617
    • 提供者:gmpudn79
  1. eyhcroomphp

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  2. 可建立多个房间,可对家具进行添加、移动、改变方向、移除、移至顶层、移至底层等操作,并可对已布置的房间进行实时保存 用户名:admin 密码:admin-May establish more than one room, the furniture can add, move, change direction, remove, move to the top, go to the bottom and other operations, and has arranged for a room f
  3. 所属分类:Web Server

    • 发布日期:2017-05-14
    • 文件大小:3212667
    • 提供者:ngi
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