搜索资源列表
数字锁相环设计源程序
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input freque
byvhdstopwatchl
- 1.高精度数字秒表（0.01秒的vhdl语言实现） 2.具有定时，暂停，按键随机存储，翻页回放功能； 3.对30M时钟分频产生显示扫描时钟 4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔，可控性高。 5.模块化设计，其中的许多函数可以成为vhdl语言的通用经典例子（包含分频电路设计，动态扫描时钟设计，译码电路设计，存储器设计，存储回放显示设计）-1. High-precision digital stopwatch (0.01 seconds vhdl la
vhdl_clock
- VHDL实现数字时钟，利用数码管和CPLD 设计的计数器实现一个数字时钟，可以显示小时，分钟，秒。程序主要要靠考虑十进制和六十进制计数器的编写。 以上实验的程序都在源代码中有详细的注释-VHDL digital clock, the use of digital control and CPLD design to achieve a number of counter clock, show hours, minutes and seconds. The procedure depends
clock_design
- clock_design.c为模拟时钟设计源程序，利用数字显示从系统中获得的日期和时间！ -clock_design.c designed to simulate the clock source, using figures obtained from the system date and time!
clock_VHDL
- VHDL设计的数字时钟，有闹钟、整点报时等功能
使用VHDL语言设计数字钟
- 本文所设计的数字钟具有通过reset键对时、 分、 秒调整功能.该设计分为六个部分： 六进制计数器 counter6，十进制计数器 counter10 ，二四进制计数器 counter24， 时钟模块 bclock， LED扫描显示模块 ledctrl。设计使用VHDL 语言，
wannianlidesheji
- 实用数字万年历设计:该系统的设计电路是以 AT89S52 单片机为核心控制器，其外围电路主要包括时钟模块，键盘模块，液晶模块， 闹钟模块和与PC 机通信模块等。这种电子时钟不仅具有了一般电子时钟的基本功能，并且具有以下功能：闹 钟时间设置，闹钟音乐选择，显示年月日与星期，显示农历，通过PC 机在Internet 上同步时间,与PC 通信时 PC 机上会显示友好界面等一系列功能。整个系统使用单片机C51 语言进行编程，PC 机上的通信界面有VB 编 程，实现其设计的各种功能。
clkconv
- 一种方便的全数字时钟频率转换电路设计，不使用PLL，转换档位多，资源占用少。
dtd
- 数字时钟的设计报告，包括简介和源代码在里边呢
Digital_Clocks_for_Synchronization_and_Communicati
- 介绍设计数字电路时的时钟设计，该书讲的很详细，看了此书，可进一步理解数字电路的时钟设计理念
数字表实验
- 该源代码为单片机的电子秒表课程设计源代码，需要课程设计报告的，再找我。 ;实验七：数字表实验 ;实验说明：用8位LED显示小时、分、秒、百分秒。百分秒计时由8253定时器编程实现，每百分秒（0.01;秒）中断一次。 ;编程提示：8253工作在方式3，时钟输入由波特率发生器送出，在波特率9600时钟频率为3000K（计数初;值为3000）。8279工作状态为8位LED显示，左入口。
数字频率计实验报告
- 课程设计要求设计并用FPGA实现一个数字频率计，具体设计要求如下： 测量频率范围： 10Hz～100KHz 精度： ΔF / F ≤ ±2 % 系统外部时钟： 1024Hz 测量波形： 方波 Vp-p ＝ 3～5 V 硬件设备：Altera Flex10K10 五位数码管 LED发光二极管 编程语言：Verilog HDL / VHDL-curriculum design and FPGA design to achieve a digital frequency meter,
数字锁相环
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) is the local output frequency.
jh2
- 本题目的主要要求是要实现闹钟的功能内容：设计一个能够显示时分秒的数字时钟，时间显示为12小时制，除了显示分时秒外，并能实现上，下午。可以进行手动校时，定时（完成此题目时要有适当的设置，确定灯按钮，单，双灯作为报警显示），同时还应该能够清零。-the subject of the main demands is to achieve the alarm clock function : to design a display of accurate digital clock, the time
EDAmathclock
- 用EDA软件实现一个基于单片机的数字时钟，能显示时分秒能复位，语言是C语言(Based on the realization of a single-chip digital clock using EDA software can display minutes and seconds to reset, language is C)
Clock_Synchronization_Module
- 数字接收机中频部分数字时钟的设计 包括matlab仿真 verilog代码、 testbench代码 以及word设计文档(Design of medium frequency digital clock in digital receiver Including Matlab simulation Verilog, testbench code, and design documents)
1
- 设计一个表示分数的类Fraction。这个类用两个int类型的变量分别表示分子和分母。 这个类的构造函数是： Fraction(int a, int b) 构造一个a/b的分数。 这个类要提供以下的功能： double toDouble(); 将分数转换为double Fraction plus(Fraction r); 将自己的分数和r的分数相加，产生一个新的Fraction的对象。Fraction multiply(Fraction r); 将自己的分数
shuzhizhong (1)
- 数字时钟的FPGA设计，对学习FPGA有很大的帮助，希望大家能采纳(FPGA design of digital clock has great help for learning FPGA. I hope everyone can adopt it.)
avr
- 利用AVR单片机完成数字时钟设计，能够设定闹钟，通过按键来调整时间(Using the AVR microcontroller to complete the design of digital clock, the alarm can be set to adjust the time by key)
EDA设计II实验报告
- 实验用quartusⅡ9.0软件设计一个多功能的数字时钟，具有24小时计时、保持、清零、校分校时、整点报时等基本功能，并在此基础上添加了闹钟、音乐闹钟、秒表等附加功能。同时，利用quartusⅡ进行相应的设计、仿真、调试，最后下载到SmartSOPC实验系统上验证设计的正确性。