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CPU_use
- 使用VHDL语言编写的简单8位流水线CPU 它有六级流水功能,通过仿真 可以下载到实验箱,也有波形仿真-use VHDL to prepare a simple eight pipelined CPU it has six functional water, Simulation experiments can be downloaded to the box, a waveform simulation
leg_source
- verilog hdl编写,六段流水线CPU.程序完整,功能强惊。分为多模块编写-verilog hdl prepared replace pipelined CPU. The integrity of the process, strong function scared. Divided into multiple modules prepared
CPU
- 使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG,一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式,采用Load/Store结构,ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算,并支持浮点数加、减、乘、除四种运算,支持与、或、异或、非4种逻辑运算,支持逻辑左移、逻辑右移、算术右移、循环右移4种移位运算,支持Load/Store操作,支持地址/立即
MIPS五级流水线模拟程序
- MIPS五级流水线模拟程序,能执行简单的MIPS指令,模拟流水线状态及寄存器结果,实现cpu流水的概念-MIPS five-level stream-line simulation program, this program can execute simple MIPS instruction, simulat stream-line s status and register result, and it implements stream-line of cpu.
mips
- 在maxplus上实现了一个5级流水线的mips cpu,含cache-In maxplus to achieve a 5-stage pipeline of the mips cpu, with cache
riscpu
- 一个32位微处理器的verilog实现源代脉,采用5级流水线和cache技术.-a 32 Microprocessor verilog achieve pulse generation sources, used five lines and cache technology.
mipscpudesign
- cpu设计实例mips。MIPSI指令集32位CPU(1)MiniCore设计实例全32位操作,32个32位通用寄存器,所有指令和地址全为32位 (2)静态流水线(3~5级) (3)Forwarding技术 (4)片内L1 Cache,指令、数据各4KByte,硬件初始化 (5)没有TLB,但系统控制协处理器(CP0)具有除页面映射外的全部功能 -cpu design example mips. MIPSI instruction set 32-bit CPU (1)
FPGA_design_of_a_pipelined_CPU
- 基于FPGA流水线CPU控制器的设计与实现:在FPGA上设计并实现了一种具有MIPS风格的CPU硬布线控制器。-FPGA design of a pipelined CPU:a hard-wiring CPU controller with a MIPS-style is designed in FPGA.
cpu16
- 实现一个16位CPU。该CPU使用精减指令集,是一个五段流水线的结构。包括取指令(IF)、读寄存器(RD)、运算器(ALU)、内存读写(MEM)和写回(WB)。-The realization of a 16-bit CPU. Streamline the use of the CPU instruction set is a structure of five lines. Including fetch (IF), register read (RD), arithmetic logic u
DLXwhitcache
- 一个DLX流水线CPU的实现 附带一个两级cache的存储层次实现-DLX pipeline a CPU attached to the realization of a two-tier level of cache memory to achieve
cpudesheji
- CPUname是RISC处理器,采用普林斯顿体系结构,CPU与数据存储器间的通信使用Load/Store指令实现,数据存储采取统一的32位字长格式,32位定长指令,地址指令格式。使用专用数据通路结构,四级流水线,分为取指及译码,取数,运算,回写四步,拥有相关专用通路以解决数据相关问题,对跳转指令应用分支预测技术,使其不影响流水。-CPUname is a RISC processor, using the Princeton architecture, CPU and data memory,
VHDLmipsPipeline
- 32 位MIP流水线CPU设计,5 stage,代码详细,包括ALU,存储器,寄存器等,是个很不错的CPU设计-32 MIP pipelined CPU design, 5 stage, the code in detail, including the ALU, memory, registers, etc. is a very good CPU design
dlx
- 一个简单的流水线cpu程序,具有加减乘除,移位等功能。-a simple stream
simpleCPUdesign
- 本文档介绍了一个简单的单周期CPU,和流水线CPU的实现过程。 这是我们完成伯克利大学EECS系计算机系统结构课程的实验文档,实验信息见http://www-inst.eecs.berkeley.edu/~cs152/fa05/-This document describes a simple single-cycle CPU, and CPU pipeline implementation process. This is the complete Berkeley EECS Departme
CPUsourcecode
- 本设计实现了一个具有标准的32位5级流水线架构的MIPS指令兼容CPU系统。具备常用的五十余条指令,解决了大部分数据相关,结构相关,乘除法的流水化处理等问题,并实现了可屏蔽的中断网络。-This design implements a standard 32-bit 5-stage pipeline architecture of MIPS instruction compatible CPU system. Instructions with more than 50 commonly use
071221088
- 实现一个简单的单周期流水线CPU,使用verilog语言开发 在quartus平台下运行-Implement a simple single-cycle pipelined CPU, using verilog language development platform running in quartus
061110061
- 在quartus平台下使用verilog语言编程实现简单的单流水线CPU,可以执行16条基本指令-Quartus platform in the verilog language programming using a simple single-line CPU, can perform 16 basic instructions
CPU-
- 五级流水线CPU实现(带Hazard),还没来得及实现Cache求高人指教-pipeline CPU with Hazard
CPU_Verilog
- 此代码完成了流水线CPU的设计。其中有ALU,控制模块,UART等verilog代码。(This code completes the design of pipelined CPU)
CPU-Pipeline
- 五级流水线的CPU的工程文件,在vivado上用verilog语言实现,包括串口,可进行简单的数学加法运算。(Five-stage pipeline CPU project files, including the serial port. vivado Verilog language. This CPU can do simple mathematical addition.)