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ygyTest
- 利用开源网站上的8051核，在Spartan 3A开发板上实现成功，开发环境是Xilinx ISE Design Suite 12.3，顶层文件基于原理图开发，扩展了外部ROM和RAM，且更改了地址宽度-implment the mc8051 IP in spartan-3A FPGA starten kit.
communicatoon-based-on-SOCKET
- 基于IP传感器的监控软件能够对分布在网络上的作为独立节点的传感器进行数据采集、校准等操作，而在监控软件开发中，首先就要解决网络通信问题。本文以搭载了Linux操作系统的IP传感器(ARM核)作为下位机，在其上编程实现Socket通信的服务器端，提供Socket客户端的并发访问。以装有Windows的计算机作为上位机，在其 上编程实现Socket通信的客户端，实现对Socket服务器端的访问，解决了IP传感器网络监控平台的通信问题。 -The monitoring software based o
Viterbi-Compiler-User-Guide-(ver
- Altera的Viterbi译码IP软核使用说明-User guide of Viterbi decoder IP core.
spi_slave_latest.tar
- SPI IO 核，非常好用！SPI IP core ，good for use,可用于SoC以及其他模块-SPI IP core ，good for use
EEthhernet_vet
- Ethernet(以太网)verilog ip core用veriloggHDL语言写的以太网软核，对学习verilog语言与以太网有非常大帮助。 -Ethernet (Ethernet) Verilog the ip core with veriloggHDL language Ethernet soft-core, there is a very big help to learn verilog language and Ethernet.
tcpudp
- 在niosii环境下，通过建立SPI核来驱动以太网控制器enc28j60，并通过嵌入tcp/ip协议来实现网口通信。-Niosii environment, through the establishment of the SPI core to drive the Ethernet controller enc28j60 embedded tcp/ip protocol to the network port communications.
signal-fir
- FPGA实现FIR滤波器，对信号的滤波处理，其中I用IP核实现数据的存储核-Based on the IP core of FPG, realize FIR filter design
FPGA-Communication-Framework-.tar
- 这是来自开源网站OpenCores的程序，版权归作者所有，仅供学习交流。一个上位机软件源程序，和一个FPGA硬件核的源程序（<600slices），上位机软件可以通过UDP/IP连通FPGA实现通信。-This is from the open source the website OpenCores the program belongs to the author, only learning exchanges. A host computer software source cod
DW8051
- dw8051 verilog 源代码，包括cpu的各个模块定义，实现。可综合IP软核-dw8051 verilog
the-PCIE-interface-design
- 基于wishbone和端点IP的PCIE接口设计，介绍了PCIE硬核端点模块和wishbone总线规范，应用WHDL语言，编程实现了wishbone总线的主从端口-Based the PCIE interface design of the wishbone and the endpoint IP, PCIE hard core endpoint module and Wishbone bus specification, application WHDL language programmin
qt
- FPGA软核IP生成工具.保存设置,生成5种常见简单软核,计数器,乘法器,存储器-FPGA-based soft IP core generation tool
SD_Text
- 一个基于nois iiSD-LCM电子相册的IDE IP软核控制程序-Nois iiSD-LCM-based electronic album IDE IP soft core control program
LatticeMico8_v3_1_VHDL
- LATTICE 公司的开放的8位CPU核.-Open 8bit cpu IP from Lattice.
srio_test_1
- xilinx rapidio仿真,xilinx ip core 改核为收费核，用liscense获取核文件，共享个大家学习-xilinx rapidio
VGA_SW_Verilog
- VGA IP硬核设计，通过开关简单控制输出图像，在ISE14.6验证通过。-VGA IP hard-core design, the output image by a simple control switch, ISE14.6 validation.
sprtan6ddr3
- 实现简单控制mcb核,实现p3口写和p5口读的功能。-it help you control the mcb ip
Xilinx_PCIe_Core-DMA
- 本文档介绍了一种基于Xilinx Endpoint Block Plus PCIe IP Core，由板卡主动发起的DMA设计。该设计利用通用的LocalLink 接口，所以方便的兼容支持Xilinx PCIe 硬核的器件，例如Virtex 5，Virtex 6，Spartan 6，并且实际在ML555 和ML605 开发板上实际测试通过。此外，驱动将板卡的控制封装起来，提供用户层简单的读写接口，方便上层程序的开发。-This document describes an approach bas
PCIe_Lab(ALTERA-V5PCIe)
- 这一设计实例深入浅出，介绍怎样产生一个Qsys子系统。 您将产生一个含有以下组成的Qsys系统:在Cyclone IV GX收发器入门套件上,设计带嵌入式收发器的Gen1×1硬核IP的 PCI Express IP编译器。 -Qsys system: the Cyclone IV GX Transceiver Starter Kit, designed with embedded transceivers Gen1 × 1 hard IP PCI Express IP compiler.
aurora_bram
- Xilinx SP605评估板 Aurora IP(GTP 简单协议) 核功能验证 调试源代码 chipscope验证通过-Xilinx SP605 Evaluation Kit Aurora IP core functional verification debugging source code and chipscope verified
I2C
- 基于FPGA的IIC IP硬核设计 连接UC系统，用VHDL语言书写