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Verilog_source
- 非常号的Verilog HDL教学源码，大家多
VerilogHDL_advanced_digital_design_code_Ch4
- Verilog HDL 高级数字设计源码 _chapter4
VerilogHDL_advanced_digital_design_code_Ch5
- Verilog HDL 高级数字设计源码 _chapter5
VerilogHDL_advanced_digital_design_code_Ch6
- VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高级数字设计源码ch6
VerilogHDL_advanced_digital_design_code_Ch7
- VerilogHDL_advanced_digital_design_code_Ch7 Verilog HDL 高级数字设计 源码ch7
uart
- 实现简单的UART功能,在QUARTUS4.0下编译通过,采用VERILOG HDL编写.
vhdlsource
- 用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了
generic_fifos.tar
- Generic FIFO, writen in verilog hdl
Design_and_Test_VerilogHDL
- Design and Test_Verilog HDL——EDA先锋工作室《设计与验证—Verilog HDL》配书源代码，很多使用的实例，并有说明，是学习Verilog 不可多得的好资料。
div2
- 32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码
LED
- 数字时钟显示模块,用VERILOG HDL 实现
VerilogHDL_clock
- 基于Verilog HDL设计的多功能数字钟，有兴趣的
uart2iic
- UART转I2C的Verilog HDL代码，由北京邮电大学《VerilogHDL设计与EDA技术基础》教师编写
demo_24c01a
- 24C01A的Verilog HDL仿真代码，用于I2C接口模块的测试，由北京邮电大学《VerilogHDL设计与EDA技术基础》教师编写
digtalclk
- 用Altera公司的QuartusII编写的电子钟程序，可以下载至开发板，实现一个智能数字钟功能，计时，校时，闹钟，跑表等功能，也可用于学习verilog HDL语言与数字逻辑
VerilogHDLshujicaiji
- 基于Verilog HDL设计的自动数据采集系统 介绍了一种采用硬件控制的自动数据采集系统的设计方法，包括数字系统自顶向下的设计思路、Verilog HDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明：该采集系统具有很高的实用价值，极大地提高了系统的信号处理能力。
AD7865test1
- verilog hdl写的利用fpga控制ad7865进行多路ad数据采集的程序源代码。
VerilogHDL
- 《设计与验证Verilog HDL》光盘内容
cpci1
- 针对多DSP 共享总线的通用信号处理板卡, 介绍了基于PCI9054 和CPCI 总线的接口设计, 分析了通用WDM总线驱动程序的开发。采用Verilog HDL 用CPLD 设计控制时序实现了DSP 和 CPCI 总线桥接器PCI9054 之间的普通传输和高速DMA 传输。驱动程序采用DriverWorks 和Windows 驱动开发包DDK 进行开发, 具有很好的通用性和可移植性。
fifo
- 同步FIFO( Verilog HDL )