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sp6ex14
- verilog,ISE工程。倒车雷达实例，每100ms产生1个超声波测距模块所需的10us高脉冲激励，并用数码管以16进制数据显示经过滤波处理的回响信号的高脉冲计数值（以10us为单位），与此同时，蜂鸣器根据障碍物远近，也会相应的发出不同频率的响声。-verilog, ISE project. Reversing radar instance, every 100ms high pulse generating 10us required an ultrasonic ranging module
pinglvji
- Verilog HDL 实现频率计，数码管显示1~9999Hz 开发环境ISE14.7-Verilog HDL frequency meter, digital tube display 1~9999Hz Development environment ISE14.7
fdiv0_256_14
- 利用Verilog HDL制作一个数控频率计，0~256可控(Use Verilog HDL to make a CNC frequency meter, 0~256 controllable)
kese0
- 频率计等精度测量测频测周期测相位 运用Verilog语句 在FPGA(asdsssfdfsdffjtfjtjrtrt)
8bit-freqDetect
- 题目1：设计一个8位数字显示的简易频率计。要求： ①能够测试10Hz~10MHz方波信号； ②电路输入的基准时钟为1Hz，要求测量值以8421BCD码形式输出； ③系统有复位键； ④采用分层次分模块的方法，用Verilog HDL进行设计。 ⑤写出测试仿真程序(Topic 1: Design a simple frequency meter with 8 digits display. Requirement: It can test 10 Hz ~ 10 MHz square wave si