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CLK_DIV_IP_packager
- Vivado IP packager的实例。Vivado版本2014.2，使用Verilog语言对一个分频程序打包。-Examples of Vivado IP packager. Vivado version 2014.2, using the Verilog language for a division of the program package.
DDR3_ip
- 本文档开发环境为vivado软件，描述了ddr3 IP core的生成过程，亲测可行。-this document describe ddr3 ip core genetator process.I test it by myself.
xadc
- 基于xinlinx的vivado的xadc设计代码-Based on the xinlinx vivado xadc design code
随处可见的知识
- vivado使用，xilinx软件的使用，编程注意问题
square_wave
- 利用Vivado的高层次综合实现了一个可调方波的HDL描述-use the Vivado to realize a square wave with adjustable period
delay_add
- 利用Vivado高层次综合实现的用HDL语言描述的时序的delay函数-realize a delay function, which is described by the Verilog, by Vivado
xilinx_license_2015
- Vivado Design Suite v2015.4版本license-the license of Vivado Design Suite v2015.4
7_VGA
- VGA屏幕上显示出白-红-绿-蓝的彩条信号。基于basys3，软件平台vivado-VGA screen display color signal of white- red green blue. Based on basys3 software platform, vivado
2_digital_clock
- 采用Verilog HDL RTL 描述完成数字钟，基于basys3，软件平台：vivado-Using Verilog HDL RTL to complete the descr iption of digital clock based on basys3 software platform: vivado
5_bluetooth_uart
- 基于FPGA，硬件平台：basys3，软件平台：vivado。描述语言：verilog。封装自己的蓝牙串口IP。蓝牙串口数据传输需要三个模块，分别是波特率生成模块，接收模块和发送模块。-Based on the FPGA hardware platform, software platform: basys3, vivado. Descr iption: verilog. Package your own Bluetooth serial port IP. Bluetooth serial da
6_XADC
- 基于FPGA，硬件平台：basys3，软件平台：vivado。描述语言：verilog。 实现XADC采集双路外部电压输入。-Based on the FPGA hardware platform, software platform: basys3, vivado. Descr iption: verilog. The implementation of XADC acquisition dual external voltage input.
vga_test
- 分辨率可调的vga源码，用vivado的平台，完整的工程-Adjustable VGA resolution source code, using vivado platform, a complete project
basys3_timing
- 基于Basys3的数字钟实例，主要用于Basys3、vivado开发环境入门。源码使用VerilogHDL-Based on digital clock instance Basys3, mainly for Basys3, vivado development environment started. Use Code VerilogHDL
vivado_2014-4_2015-2_64bit
- vivado 2014.4-2015.2 64bit的全部license-vivado 2014.4-2015.2 64bit license
IP
- 如何快速在Vivado IPI中使用HLS生成的IP-How to fast in IPI IP using HLS generated Vivado
NoSocAdau1761_zyz
- 在Zedboard上测试Adau1761录放音 郑郁正 1. 这个项目来自网上：Zedboard_d base_project。 2. 项目不是vivado工程，而是ise工程。 3. 项目的功能是将PC机播放的声音从Zedboard的Line In声音口输入，从耳机口输出。 4. 不支持话筒输入，也就是Micphone不起作用。 5. 不支持LineOut喇叭口输出。 6. 输出音量可以通过sw0、sw1选择，组合支持四级音量。 测试上工程时，要制作
I2C
- I2C接口FPGA程序,在VIVADO平台实现，已在硬件验证-The I2C interface FPGA program, implementation, the VIVADO platform was validated in the hardware
display
- vivado 7-BCD 数字显示代码。可显示4位十进制数字。输入二进制位数可自行修改。-vivado 7-BCD Digital display code。It can display four decimal digits. Enter the number of bits to modify.
Privite_rom_32_20160519
- xilinxＦＰＧＡROM32*1原语的使用，vivado工程，含有仿真测试文件Testbench,添加地址寄存器，能够按址寻找你所存储的数据，仿真一目了然，对初学者甚好,verilog语言实现该功能。-xilinxFPGAROM32* 1 primitive use, vivado engineering, simulation test file containing Testbench, add an address register, Anzhi can find the data yo
sequence_detector
- verilog之序列检测，vivado工程，使用状态机的方式检测任意长度的数据顺序，提供四个检测工程，并全部带有Testbench,保证你能方便的学会序列检测这个知识点。-Data in a sequential manner to detect any length of sequence detection verilog, vivado engineering, using a state machine provides four detection project, and all w