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PN-arraycheck
- 在QuartusII运用ＡＨＤＬ语言，首先设计出PN发生器来产生一个11位的数据流在整个周期内有效数据有 =2047位；再设计状态机用来检测串行数据流中的序列。运用两个个计数器分别对PN码计数以及序列出现的次数计数。改变ＰＮ码结构可以作为通用数列检测器
EDA
- EDA实验序列信号检测器和模可变计数器，工程文件和VHDL文件-EDA test sequence signal detector and variable-counter model, project files and VHDL files
duoyonghujianceqi
- 一个多用户检测器的matlab代码程序 采用m序列作为扩频码 非常不错-very good
PAM
- 该程序完成一个16电平PAM数字通信系统的仿真，并测量了它的误码率。首先产生信息符号序列，该序列被当做4个信息比特一组，将16组符号映射到16个信息幅度。检测器计算距离，输出与真正传输的信息符号序列作比较，然后将差错计数。- This procedure completes a 16 level PAM digital communication system s simulation, and has surveyed its error rate. First has the message
mealy_machine
- mealy_machine该代码为序列脉冲检测器当输入信号110时电路输出为1否则为0-mealy_machine the code sequence when the input signal pulse detector circuit 110 output is 1 0 otherwise
XLXH
- 完成序列为0111010011011010的序列生成器 2．用状态机设计实现串行序列11010的检测器 3. 若检测到符合要求的序列，则输出显示位为“1”，否则为“0” 4. 可对检测到的次数计数 -Complete sequence is 0111010011011010 sequence generator 2. State machine design using serial sequence of 11 010 detector 3. If the sequence i
EDA3
- 实验目的 1．学习一般有限状态机的设计； 2．实现串行序列的设计。 二、设计要求 1． 先设计0111010011011010序列信号发生器； 2． 再设计一个序列信号检测器，若系统检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试。 -Purpose of the experiment 1. Learning the general design of finite state machine 2. Serial sequence de
xuliemajiance
- 本程序为基于verilog HDL的序列码检测器-detector
matlab
- 仿真程序：首先需要用一个随机发生器产生（0.1）内的均匀随机数，然后再将该序列映射到对应的幅度电平｛Am｝。然后将这个范围再分成4个相等的区间，这些子区间分别对应于4个信号比特的符号00，01，10，11。检测器观察到r=Am+n，并且计算r和4种可能传输的信号幅度之间的距离，它的输出Bm就是相应于最小距离的信号电平。Bm与真正的的传输信号幅度比较，差错计数器用来对检测器产生的差错计数。-Simulation program: first need to use a random genera
8wxlhjcq
- 8位序列号检测器，完美诠释序列号的输入监测-8-bit serial number detectors, the perfect interpretation of the serial number of the input monitoring
Program
- 用VHDL状态机设计一个8位序列信号检测器。-Design a state machine in VHDL 8-bit serial signal detector.
VHDL
- 1、根据设计要求，完成对序列信号检测器的设计。 2、进一步加强对QuartusⅡ的应用和对VHDL语言的使用。-1, according to design requirements, to complete the sequence of the signal detector design. 2, to further strengthen the Quartus Ⅱ applications and the use of the VHDL language.
sequential-detactor
- 本次例程包括七阶伪随机序列发生器、序列码检测器，奇偶校验器、CRC（循环冗余）校验器，并附有FPGA的代码和仿真。-The routines including seven order pseudo-random sequence generator, sequence yards detector, parity validator, CRC (cyclic redundancy) validator, and with FPGA code and simulation.
EDA1
- 用VHDL编程实现序列信号发生器与检测器设计和数字钟设计-VHDL programming sequence signal generator and detector design and the design of the digital clock
check
- 这是一个检测器，功能是可以检测输入信号里面“1111”序列的vhdl程序。-This is a detector, the function is the sequence of " 1111" of the input signal which can be detected vhdl procedures.
EDAexp4
- FPGA环境下，用VHDL语言实现序列脉冲器和检测器。-FPGA environment, the use of the VHDL sequence of pulses and detector.
xuliefashengqi
- 序列发生器和检测器的verilog代码编写。-Sequence generator and sequence detector realization with verilog
VHDL-to-design-detector
- 用VHDL语言设计一个序列“111010”的检测器和该序列的发生器-VHDL language " 111010" to design a sequence detector and the sequence generator
2
- VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字时钟，序列检测器的设计，一般状态机等等。(VHDL code, some textbooks for small programs. It includes 3 line -8 line decoder, 4 selector 1 selector, 6 elevator, 8 line -3 encoder, 8 l
并网逆变器中全软件锁相环的设计与实现
- 讲述并网逆变器中全软件锁相环的设计与实现，，即检测基波正序分量的电网电压不平衡和扭曲的条件下。明确地,提出了一种积极的基于一种新的序列检测器双同步坐标系的解耦锁相环（双dq–PLL），完全消除了检测误差传统的同步参考框架（SRF–锁相环PLL）(and implementation of all software phase-locked loop in grid connected inverter is described, that is, detecting the positive a