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发布15个Altera的IP的源码
- ALTERA的FPGA的IP核的源代码,为使用ALTERA的FPGA的相关设计提供参考.-Altera FPGA IP core of the source code for the use of Altera FPGA design to provide the relevant information.
8-bit-mcu-ip-core-design-and-verification
- 万方数据库中载的，关于IP核设计和验证方面的论文-popular database containing, for the IP core design and certification papers
IP-DAC
- 描述了一个8位二进制输入的DAC 文章中包含源代码 采用数字化技术、在测控系统中用IP核实现D/A转换，并且在1片可编程逻辑器件中实现。它不受温度的影响，既可保持高分辨率，又可降低对电路精度和稳定度的要求，并减少元件的数量。
ip
- 15个免费的ip核包含avr core，core arm核
USB_1.1IP核
- 这是USB的一个机遇FPGA的IP核设计。欢迎大家使用
usb11.rar
- 基于verilog HDL的一个USB 1.1的IP 核，内有详细文档说明。,Verilog HDL based on a USB 1.1 of the IP core, which has detailed documentation.
Character_LCD.zip
- 这是一个 NIOSII系统的 1602LCD 控制IP核,This is a system NIOSII nuclear 1602LCD control IP
FPGA.rar
- 利用FPGA的51 IP核实现与单片机和ARM的串口通信,FPGA connect with MCU and ARM
C8051IP.rar
- FPGA应用，51单片机的IP核，在FPGA中嵌入单片机的源代码,FPGA applications, 51 MCU IP core, single-chip embedded in the FPGA source code
FSK
- 利用FPGA内的IP核来实现FSK，Using FPGA to realize the IP core FSK。-Using FPGA to realize the IP core FSK,
8051
- alter公司的mcu核，8051ip核，为quartus2设计，其他应该兼容 -alter the company' s mcu nuclear, 8051ip nuclear, for quartus2 design should be compatible with other
SDRAM_ipcore_
- Altera SDRAM ip核详解-Altera SDRAM ip nuclear Detailed
lcd_tri_12864
- lcd模块128x64 ip核 Avalon三态总线-lcd128x64 Avalon tristate
FFT_verilog
- verilog实现的FFT变换，经硬件测试其功能与Altera的FFT IP核相近-verilog implementation FFT transform, through hardware, test its functionality with Altera' s FFT IP core similar to
ethernet
- 以太网MAC层IP核设计Veriolg代码，包括TESTBECH平台和设计文档-Ethernet MAC layer IP core design Veriolg code, including TESTBECH platform and design documents
USB2.0IP(RTL)
- USB2.0 IP核,ASIC,FPGA可用,Verilog HDL源代码-USB2.0 IP,Verilog HDL
SPI
- 经典spi IP 核心 FPGA是实现有说明文档-spi IP based on fpga
IP
- 1）8位和24位bmp文件的打开，保存，自动判别文件类型并进行相应的设置。 2）对同一副bmp图像的多视图显示，包括：一般图像视图，直方图视图(支持彩色)， 图像属性视图，24位bmp的RGB各分量视图。 3）各种卷积核的滤波操作。包括：拉普拉斯二阶微分算子，LoG算子， 高斯平滑算子，sobel垂直/水平边缘增强算子，sobel边缘强度算子，两种 不同半径的圆形滤波器，另外canny边缘检测算子也可以在程序中使用。 4）8位24位bmp图像之间的相互转化。 5
10100MIP
- 以太网10100M IP核Verilog源码(可综合)\以太网10-100M IP核Verilog源码，可综合-10100M IP Ethernet core Verilog source code (which can be integrated) \ 10-100M IP Ethernet core Verilog source code can be integrated
IP
- ALTERAL的stratix4的IP核的使用讲解PPT，便于理解Stratix的IP核调用-The IP core stratix4 ALTERAL the use to explain the PPT, to facilitate the understanding the Stratix of IP core call