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搜索资源列表

  1. Xilinx_FPGA

    0下载:
  2. 介绍了FPGA设计全流程:Modelsim>>Synplify.Pro>>ISE-Introduced the entire FPGA design process: Modelsim>> Synplify.Pro>> ISE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:218237
    • 提供者:chencheng
  1. The_entire_FPGA_design_flow_Modelsim_Synplify.Pro_

    0下载:
  2. 详细的说明了FPGA设计的整个流程 FPGA设计全流程Modelsim>>Synplify.Pro>>ISE-Detailed descr iption of the FPGA design flow of the entire FPGA design flow full Modelsim> > Synplify.Pro> > ISE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-23
    • 文件大小:218170
    • 提供者:张芸
  1. mutiplier

    1下载:
  2. 用VHDL语言仿真乘法器设计, 经过modelsim仿真, synplify综合,并下载进FPGA验证-Multiplier design using VHDL, simulation, after modelsim simulation, synplify synthesis, and downloaded into a FPGA verification
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:222503
    • 提供者:赵牧
  1. FPGA_design_process

    0下载:
  2. FPGA 设计全流程:Modelsim>>Synplify.Pro>>ISE-FPGA design of the whole process: Modelsim>>Synplify.Pro>>ISE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:218088
    • 提供者:lurker
  1. mc8051_top

    0下载:
  2. 利用synplify8.1综合的8051IPcore电路图,可用synplify打开查看电路-8051 RTL Schematic
  3. 所属分类:Other systems

    • 发布日期:2017-04-01
    • 文件大小:87488
    • 提供者:李丽萍
  1. synplify_for_xilinx

    0下载:
  2. 英文资料,综合工具synplify 对xilinx的支持。英文不错的进-Information in English, integrated tools synplify on xilinx support. Good progress in English
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:228360
    • 提供者:李明
  1. VHDL_fre_div

    0下载:
  2. 使用VHDL进行分频器设计 本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设 计,包括偶数分频、非50 占空比和50 占空比的奇数分频、半整数 (N+0.5)分频、小数分频、分数分频以及积分分频。所有实现均可 通过Synplify Pro或FPGA生产厂商的综合器进行综合,形成可使 用的电路,并在ModelSim上进行验证。-For crossover design using VHDL This paper describes the use of ex
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:322204
    • 提供者:guoguo
  1. FPGAdesignandFIRimplementation

    1下载:
  2. 文档中含有DDS的VHDL实现,FIR滤波器串并FPGA实现,synplify,ISE,ModelSim后仿真流程和FPGA设计的资料-document contains DDS implementation with VHDL , FIR filter serial to parallel and FPGA implementation, and synplify, ISE, ModelSim simulation and FPGA design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1383782
    • 提供者:francis davis
  1. synplify_pro-text

    0下载:
  2. 介绍了synplify pro的使用方法,好不容易找到的,欢迎下载,希望与大家共享。-introuducing the text of synplify pro,it is fit for learning the application of the soft
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:902144
    • 提供者:天良
  1. synplify_pro-tutorial

    0下载:
  2. 做fpga综合的文档,如果你在做 肯定会用到-synplify tutorial
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:872702
    • 提供者:wang
  1. OneD_DCT8

    1下载:
  2. 一维DCT变换,使用Verilog HDL语言实现。有SYnplify编译脚本-One-dimensional DCT, using the Verilog HDL language to achieve. The SYnplify compiled scr ipt
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2085
    • 提供者:海峰
  1. FPGA

    0下载:
  2. fpga综合工具比较,三种综合工具,包括synplify,dc等-fpga synthesis tool compared with three integrated tools, including synplify, dc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-03
    • 文件大小:39936
    • 提供者:王智勇
  1. verilogSerialcommunication

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  2. FPGA实现RS-232串口收发的仿真过程(Quartus+Synplify+ModelSim)-On the RS-232 online asynchronous transceiver introduced a lot, recently there groping to do with the ModelSim timing simulation, combined with the online reference and their own thinking, do this thin
  3. 所属分类:Other systems

    • 发布日期:2017-12-02
    • 文件大小:100028
    • 提供者:龚景
  1. Example-b8-6

    0下载:
  2. Synplify Pro综合流程序仿真,注:本范例同时提供Verilog和VHDL两种语言版本,请读者根据习惯选用不同的源代码进行操作。-Synplify Pro comprehensive process simulation (note: this example provides two Verilog and VHDL language version at the same time, please choose the different readers according to t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:124064
    • 提供者:波罗的海
  1. Prescaler-to-use-VHDL-design

    0下载:
  2. 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设计,包括偶数分频、非 50 占空比和50 占空比的奇数分频、半整数(N+0.5)分频、小数分频、分数分频以及积分分频。所有实现均可通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合,形成可使用的电路,并在 ModelSim 上进行验证。-This paper describes the use of examples prescaler to use VHDL design on FPGA/CPLD, i
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:340069
    • 提供者:liufei
  1. Example-b8-6

    0下载:
  2. Synplify Pro综合流程,体会Synplify Pro综合工具的使用方法与技-Synplify Pro synthesis process, and technology usage experience of Synplify Pro synthesis tool
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-23
    • 文件大小:141016
    • 提供者:lihao
  1. Example-s5-1

    0下载:
  2.  “\Example-s5-1\des” 目录下为设计工程,其设计输入采用Synplify预先编译好的.vqm网表  “\Example-s5-1\source”目录下为设计的源代码,这里只给出了Verilog语言实例,仅供读者参考  “\Example-s5-1\source \area_opt”目录下为面积优化的代码  “\Example-s5-1\source \perf_opt”目录下为性能优化的代码 “\Examp
  3. 所属分类:Other systems

    • 发布日期:2017-04-28
    • 文件大小:127050
    • 提供者:zhuchaoyong
  1. gsm_ddc

    0下载:
  2. 基于GSM的数字下变频代码,能够直接生成Verilog代码,需要Synplify DSP 支持。-GSM DDC code. This Model can directly generate RTL code via Synplify DSP.
  3. 所属分类:3G develop

    • 发布日期:2017-04-29
    • 文件大小:32180
    • 提供者:bigdot
  1. BPSK_receiver

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  2. BPSK接收机设计,能够通过Synplify DSP直接生成Verilog代码。-BPSK Reciver model. This simulink model can generate RTL code via Synplify DSP.
  3. 所属分类:3G develop

    • 发布日期:2017-04-27
    • 文件大小:20671
    • 提供者:bigdot
  1. ChannelizerFFT

    0下载:
  2. FFT 模型,能够演示多通道FFT的实现过程。-FFT Multi-channel model. This simulink model can generate RTL code via Synplify DSP.
  3. 所属分类:Post-TeleCom sofeware systems

    • 发布日期:2017-04-28
    • 文件大小:22429
    • 提供者:bigdot
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