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Verilog HDL硬件描述语言.rar
- verilog入门书籍
verilog 行为级代码实例.zip
- verilog HDL
signed_add
- 有符号定点数加法运算代码,使用Verilog HDL语言实现(Code writing in Verilog HDL,to solve the problem about signed number calculation.)
xujiance
- 设计一个序检测电路,功能是检测出串行输入数据Data中的4位二进制序列1101(自左至右输入),当检测到该序列时,输出Out为1;没有检测到该序列时,输出输出Out为0,要求: (1)用状态机方法设计; (2)用Verilog HDL语言设计,用Modelsim软件做功能仿真。(A sequence detection circuit is designed to detect the 4 bit binary sequence 1101 in the serial input data D
verilog add4
- 分两部分,基于verilog的四位和八位加法器设计,用synopsys的VCS仿真工具进行功能仿真,掌握基本的makefile编写以及linux操作。(Divided into two parts, four and eight adder based on verilog design, function simulation with synopsys VCS simulation tools, master the basic makefile writing and Linux.)
Verilog-HDL实用教程(张明)
- verilog教程,更加偏向工程化的verilog实用教程,有很多实际模块,推荐(Verilog tutorial, more biased toward the engineering of the Verilog practical tutorial, there are many practical modules, recommended)
Verilog典型电路设计_华为
- Verilog典型电路设计,学习价值较高。(Verilog typical circuit design, learning value is higher.)
verilog黄金参考指南中文版
- Verilog设计典型指导资料,学习价值较高。(Verilog design typical guidance information, learning value is higher.)
Verilog-基本语法
- Verilog设计典型指导资料,有学习的价值(Verilog design typical guidance information, has the value of learning)
aes128-hdl-master
- Verilog AES hdl key 128 bit code and decode
digital_clock
- 自己用verilog HDL写的一个数字钟模块,包括校时功能,在Maxplusii下调试和下载通过(A digital clock module written by Verilog HDL, including timing function, debugging and downloading through Maxplusii.)
CICFilter
- 一个CIC滤波器的源代码,基于verilog HDL语言(The source code of a CIC filter is based on Verilog HDL language.)
FP_multiplier
- Multiplier for 32 bit with test bench using verilog HDL
PWN
- Pulse Width modulation using Verilog HDL
UART9600
- 基于verilog hdl uart 收发器 波特率 9600(Verilog HDL UART transceiver baud rate 9600)
Verilog HDL 简明教程
- Verilog HDL是一种硬件描述语言,本书是Verilog HDL的入门教程
Verilog的135个经典设计实例
- Verilog的135个经典设计实例,部分摘录如下:【例 9.23】可变模加法/减法计数器【例 11.7】自动售饮料机【例 11.6】“梁祝”乐曲演奏电路【例 11.5】交通灯控制器【例 11.2】4 位数字频率计控制模块【例 11.1】数字跑表【例 9.26】256×16 RAM 块【例 9.27】4 位串并转换器【例 11.8】多功能数字钟【例 11.9】电话计费器程序【例 12.13】CRC 编码【例 12.12】(7,4)循环码纠错译码器【例 12.10】(7,4)线性分组码译码器【例
demodulation
- 基于verilog HDL的BPSK解调的FPGA实现,仿真结果验证良好。IDE为vivado 2014( U57FA u4E8Everilog HDL u7684BPSK u89E3 u8C03 u7684FPGA u5B9E u73B0 uFF0C u4EFF u771F u7ED3 u679C u9A8C u8BC1 u826F u597D u3002IDE u4E3Avivado 2014)
Verilog HDL
- 2015年全国电子设计大赛F题,时间间隔测量模块,占空比测量模块,ISE编写的verilog程序。(2015 national electronic design competition F title, time interval measurement module, verilog program written by ISE.)
Verilog数字VLSI设计教程(源码)
- Verilog 数字VLSI 设计教程 官方Lab(Verilog Digital VLSI Design Course Official Lab)