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StopWatch
- 利用Verilog实现数字秒表（基本逻辑设计分频器练习） 设置复位开关。当按下复位开关时，秒表清零并做好计时准备。在任何情况下只要按下复位开关，秒表都要无条件地进行复位操作，即使是在计时过程中也要无条件地进行清零操作。 设置启/停开关。当按下启/停开关后，将启动秒表输出，当再按一下启/停开关时，将终止秒表的输出。 采用结构化设计风格描述，即先设计一个10分频电路，再用此电路构建秒表电路。(Using Verilog to realize digital stopwatch (basic l
clkdiv
- 该模块是一个常用的clk分频器；其内部参数可以动态调整！(This module is a common CLK frequency divider; its internal parameters can be dynamically adjusted!)
vhdl_time
- it is a clk divider
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- 2014年4月14日 - 波导缝隙阵带宽总结_机械/仪表_工程科技_专业资料。波导缝隙阵带宽总结一, 改善...功分器如图2所示 图2 波导功分器示意图 应用传统方法设计计算波导尺.(April 14, 2014 - slot array _ / instrument _ bandwidth summary mechanical engineering technology _ professional information. The width of the waveguide slot a
ywtzyqw04
- 用vc写的文件分割器,Use vc to write the file divider()
divider fpga4student
- 46bit devider with verilog language
example1-led_w_dir
- led 按键控制流水灯流水顺序操作以及分频规范书写(LED Control of pipelining sequence operation and frequency divider specification)
dpll源程序
- 一种设计数字锁相环的思路，包含异或鉴相器、k模可逆计数器、脉冲加减计数器、N分频器等，实现相位的锁定。(A design of digital phase locked loop (PLL) consists of a phase discriminator, a K mode reversible counter, a pulse addition and subtraction counter, a N frequency divider and so on, to lock the pha
ise
- 在ise软件上，用VHDL语言，设计的数字跑表，可以两位计数，含分频器，计数器(In the ISE software, using VHDL language digital stopwatch design, can two counts, including frequency divider, counter)
y1
- FPGA input clock frequency 50Mhz, try to design a frequency divider to realize 1Hz count signal. Requirements: writing design modules; Write the test model.
cnt4M
- 基于Quartus II 的VHDL语言编程实现的一个50M分频器(50M frequency divider)
分频器
- 一个简单的数字分频器，用于eda实验，电子技术综合实验(Digital frequency divider)
FP_divider
- floating point divider for 32 bit with test bench
Password lock
- 一个 Quartus II 工程，芯片为EP3C55F484C8，是一个简单的保险箱密码锁。包含分频器、键盘去抖、8选1选择器、扬声器模块、动态扫描模块等多个模块。 主要功能： 1. 保险箱上设有密码输入和钥匙锁双重保险。 2. 当密码输入正确后，左边的指示灯亮，此时插入钥匙即可打开保险箱；当密码输入错误后，右边的指示灯亮，发出报警信号，此时需要重新输入密码。 3. 保险箱的密码可根据需要随时更换。(A Quartus II project, the chip is EP3C55F484
dsm3b
- 3bDSM for PLL，which can achieve fractional divider ratio(3bDSM for PLL which can achieve fractional divider ratio)
jiaotongdeng_fuza
- 本文基于FPGA技术的发展和Quartus II开发平台，实现路口交通灯控制器是一种解决方案。使用Verilog HDL硬件描述语言来描述语言程序的分频器模块，控制模块，数据解析模块，显示译码模块和段选位选模块，五个模块，并通过各个模块程序之间的端口合理连接和协调，成功设计出交通信号灯控制电路。在Quartus II环境下模拟，生成顶层文件下载后，在FPGA EP2C5Q208器件进行验证。(Based on the development of FPGA technology and the
VERILOG
- 基础的几个verilog代码实现，讲到case和task的使用。(basic verilog,use case and task ,very usual, i want some help to achieve the design of delta and sigma fractional_n divider.)
plj
- 使用vhdl语言原件例化设计数字频率计，并用6位7段数码管计数。模块包括：十进制计数器，6位10进制计数器，Reg24 锁存器、Fp 分频器、Ctrl 频率控制器、Disp 动态显示。(The digital frequency meter is designed by using VHDL language as an example and counted by 6-bit 7-segment digital tube. Modules include: decimal counter, 6
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- 东方的说法更好地发挥更大方风格化东方红的分隔号的分隔号(The Oriental view gives better play to the more generous style of the divider of Oriental Red)