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SDRAM_96M
- 基于FPGA的SDRAM串口实验,verilog语言写的,附件里是做实验的工程,连上串口,下进去就有数据了,波特率9600,一个停止位,SDRAM时钟是96MHz,数据时FPGA自动产生的,正确输出结果是00到FF递增一,再循环。这个工程警告比较少,基本是故意为之的警告,时序也已经收敛。-FPGA-based SDRAM serial experiments, verilog language written annex is to do the experiment works, even o
sdram_top
- 使用FPGA实现SDRAM逻辑控制器,适用于各种型号的FPGA-SDRAM control by verilog
S27_SDRAM_IP
- SDRAM 驱动读写demo,用verilog写的上板测试过-SDRAM verilog
ALTERA_FPGA_SDRAM
- 使用ALTERA的FPGA控制SDRAM的verilog程序-Use ALTERA s FPGA to control SDRAM s verilog program
5_Gray_Mean_Filter
- 均值滤波是典型的线性滤波算法,(Verilog HDL)设计所需的模块有: (1)带PLL的全局时钟管理模块 system_ctrl_pll.v (2)OV7725 COMS Sensor的初始化模块 i2c_timing_ctrl、I2C_OV7725_RGB565_Conofig (3)OV7725 COMS Sensor的视频信号采集模块COMS_Capture_RGB565 (4)SDRAM数据交互控制器Sdram_Control_2Port (5)VGA时序
DDR3 SDRAM Verilog Model
- ddr3的逻辑带么参考,有需要的可以看一下。。。。。。。。。(ddr3 ssscoede code code code)
4NandFlash
- 控制器顶层,以及实现功能模块简单的snandflash_top_ctrler(Simple nand_flash_top_ctrler)
C5G_SRAM_RTL_Test
- 官网c5板子的SRAM工程,可以直接一直使用。(The SRAM project of official website C5 board can be used directly)