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搜索资源列表

  1. VHDLdesign

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  2. EDA课程设计,包含源码和文档说明,实现秒表计数和闹钟功能,使用VHDL语言编写 已完成功能 1. 完成时/分/秒的依次显示并正确计数,利用六位数码管显示; 2. 时/分/秒各段个位满10正确进位,秒/分能做到满60向前进位,有系统时间清零功能; 3. 定时器:实现整点报时,通过扬声器发出高低报时声音; 4. 时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分/时钟进行调整; 5. 闹钟:实现分/时闹钟设置,在时钟到达设定时间时通过扬声器响铃。有静音模式
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:18382
    • 提供者:liuxin
  1. seg7_1

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  2. 用VHDL描述一个让6个数码管同时显示的控制器,同时显示0、1、2、3、4、5这6个不同的数字图形到6个数码管上,输入时钟调节频率,使得能够观察到稳定显示的6个数字。可异步复位
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:964
    • 提供者:wx
  1. DEMO1_KEY_LED

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  2. KX_DVP3F型FPGA应用板/开发板(全套)包括:  CycloneII系列FPGA EP2C8Q208C8 40万们,含20M-270MHz锁相环2个。  RS232串行接口;VGA视频口  高速SRAM 512KB。可用于语音处理,NiosII运行等。  配置Flash EPCS2, 10万次烧写周期 。  isp单片机T89S8253:MCS51兼容单片机,12
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:360723
    • 提供者:ldg
  1. daima.用VHDL语言设计一个数字秒表

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  2. 用VHDL语言设计一个数字秒表: 1、 秒表的计时范围是0秒~59分59.99秒,显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用,按下一次复位开关,计时器清零。 4、 具有开始/停止功能,按一下开关,计时器开始计时,再按一下,停止计时。系统设计分为几大部分,包括控制模块、时基分频模块、计时模块和显示模块等。其中,计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成,其中毫秒位、十毫秒位、秒位和
  3. 所属分类:VHDL编程

    • 发布日期:2016-01-26
    • 文件大小:4767
    • 提供者:SAM
  1. myled4

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  2. 四位动态数码管显示数字时钟的分位和秒位。工具:Quartus ii 6.0 语言:VHDL-4 shows the number of dynamic digital tube digital clock and seconds bit. Tools: Quartus ii 6.0 Language: VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:191651
    • 提供者:杨晴飞
  1. xulijieceqi

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  2. 1. 对串行输入数据din在时钟上升沿采样,当检测到din连续输入4个1时产生输出dout为1 2. 用拨码开关或按键输入输入串行数据,用一位发光二极管显示检测状态,并在数码管上显示连续输入1的个数.3. 序列检测器有同步复位功能。-xuliejieceqi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:431680
    • 提供者:syh
  1. zidongpinlv

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  2. 4位自动换挡数字频率计设计 1、 由一个4位十进制数码管(含小数点)显示结果; 2、 测量范围为1Hz~9999KHz; 3、 能自动根据7位十进制的结果,自动选择有效数据的高4位进行动态显示(即量程自动转换),小数点表示是千位,即KHz; 4、 为检测设计正确与否,应将时钟通过PLL和手控分频器产生宽范围的多个频率来测试自动换档频率计功能。 -4 automatic transmission design a digital frequency meter, by a 4
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:354577
    • 提供者:李伦特
  1. digital_frequence_counter

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  2. 设计功能: 1..用VHDL完成12位十进制数字频率计的设计及仿真。 2.频率测量范围:1Hz∼ 10KHz,分成两个频段,即1∼ 999Hz,1KHz∼ 10KHz,用三位数码管显示测量频率,用LED显示表示单位,如亮绿灯表示Hz,亮红灯表示KHz。 3.具有自动校验和测量两种功能,即能用标准时钟校验、测量精度。 4.具有超量程报警功能,在超出目前量程档的测量范围时,发出灯光和音响信号。 -Design features: 1. . Compl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:22189
    • 提供者:八毛
  1. clock

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  2. 用VHDL 语言设计数字钟,实现在数码管上显示分钟和秒,并且可以手动调节分钟, 实现分钟的增或者减。该设计包括以下几个部分: (1)分频电路的设计,产生1Hz 的时钟信号,作为秒计时脉冲; (2)手动调节电路,包括“时增”“时减”“分增”“分减”。 (3)时分秒计时电路。 (4)7 段数码管显示电路。-Design with VHDL, digital clock, to achieve in the digital display minutes and seconds,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:2131
    • 提供者:
  1. 51_clock_C

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  2. 51 单片机 12个led循环移动显示 4位共阳数码管 时钟显示C 程序-51 single cycle of 12 led moving display four common anode LED clock display C program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-23
    • 文件大小:32834
    • 提供者:tangxuewen
  1. success01

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  2. 1、可以分屏显示时、分、秒,可用数码管的小数点“.”代替时、分、秒的分隔符“:”,分屏显示是指由于数码管只有4个,不能同时显示时、分、秒,但可以只显示时、分,或只显示分、秒,通过按键来切换这两种显示方式; 2、可设置时钟的开始时间。设置时,相应的数码管要闪烁,指示当前设置的位置(内容); 3、具有闹铃功能,可以设定闹铃时间。闹铃时间到,LED闪烁进行指示。 -1, can be split-screen display hours, minutes, seconds, used di
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1191936
    • 提供者:凌以封
  1. SHIZHONG

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  2. 这个是我自己做的一个电子时钟,用4位数码管,合泰单片机-This is my own doing an electronic clock, with four digital control, microcontroller Hetai
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:12442
    • 提供者:王太刚
  1. EX3

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  2. 一个简单的EDA设计,显示4个数码管,根据时钟的频率计数-A simple EDA design, 4 digital tube, according to the frequency of the clock count
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:206621
    • 提供者:风平浪静
  1. counter

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  2. 将50MHz时钟信号分频为1Hz,对1Hz方波信号进行计数,并利用4连体数码管进行动态显示-50MHz clock signal at a frequency of 1Hz, to count the 1 Hz square wave signal, and using 4 Siamese digital tube dynamic display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-10
    • 文件大小:937
    • 提供者:君君
  1. yi

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  2. a)以约 100KSPS 的采样率,连续对直流电压进行 AD 转换,将串行结果转换成并行, 显示在数码管上,测量三个以上电压点,分析 ADC 精度。 b)输入信号为 100Hz、幅度约 4.5V 的正极性正弦信号,用 SignalTap II 逻辑分析 仪分析转换结果。 c)实现单次 AD 转换:每按一次键,自动产生CS和一组时钟完成一次转换,将转换结 果显示在数码管上。 -a) sampling rate of about 100KSPS continuous DC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:335423
    • 提供者:项馨仪
  1. digital-frequency-meter

    0下载:
  2. 1.用VHDL完成12位十进制数字频率计的设计及仿真。 2.频率测量范围:1Hz∼ 10KHz,分成两个频段,即1∼ 999Hz,1KHz∼ 10KHz,用三位数码管显示测量频率,用LED显示表示单位,如亮绿灯表示Hz,亮红灯表示KHz。 3.具有自动校验和测量两种功能,即能用标准时钟校验、测量精度。 4.具有超量程报警功能,在超出目前量程档的测量范围时,发出灯光和音响信号。 -1. VHDL design and simulation comple
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:45466
    • 提供者:项小娇
  1. traffic-light

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  2. (1) Divid 模块:1Hz 分频模块,开发板提供50MHz 的系统时钟,而该设计交通灯 转换以秒为计时单位,对50MHz 分频得到1Hz 脉冲信号。 (2) Divid_200 模块: 200Hz 分频模块,用于产生动态扫描模块的时钟。一个数码管 稳定显示要求的切换频率要大于50Hz,那么4 个数码管则需要50×4=200Hz 以上 的切换频率才能看到不闪烁并且持续稳定显示的字符,因而扫描频率设定为 200Hz。 (3) Control 模块:A、B 方向红绿灯控制
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:533220
    • 提供者:panda
  1. clock

    0下载:
  2. 用VHDL 语言设计数字钟,实现在数码管上显示分钟和秒,并且可以手动调节分钟, 实现分钟的增或者减。该设计包括以下几个部分: (1)分频电路的设计,产生1Hz 的时钟信号,作为秒计时脉冲; (2)手动调节电路,包括“时增”“时减”“分增”“分减”。 (3)时分秒计时电路。 (4)7 段数码管显示电路。 将 SW1 和SW2 初始状态均置为高电平。拨动开关SW1 到低,分钟进行加计数,秒停 止计数,当计数到59 时,从00 开始重新加计数,将SW1 拨动到高时,在当前状
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:495748
    • 提供者:panda
  1. 1

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  2. 设计一个用于篮球比赛的定时器。要求: (1)定时时间为24秒,按递减方式计时,每隔1秒,定时器减1; (2)定时器的时间用两位数码管显示; (3)设置两个外部控制开关,开关K1控制定时器的直接复位/启动计时,开关K2控制定时器的暂停/连续计时;当定时器递减计时到零(即定时时间到)时,定时器保持零不变,同时发出报警信号,报警信号用一个发光二极管指示。 (4)输入时钟脉冲的频率为50MHz.(Design a timer for a basketball match. Requirement
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:23552
    • 提供者:LIMBO2K
  1. 电子时钟

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  2. 基于DE2-115的数字时钟 1.液晶显示,数码管显示 2.整点报时 3.闹钟 4.设置时间 5.设置闹钟(Digital clock based on DE2-115 1. LCD display, digital tube display 2. whole point 3. alarm clock 4. setting time 5. set the alarm clock)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-01-10
    • 文件大小:4921344
    • 提供者:AZ1111
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