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  1. EFA_mentor_keygen_2010

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  2. EFA_mentor_keygen_2010.rar,请穷技术人员下载使用,不要用于商业.-EFA_mentor_keygen_2010.rar, please download the poor technical staff, not for business.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:270.69kb
    • 提供者:
  1. 除法器的设计本文所采用的除法原理

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  2. 除法器的设计本文所采用的除法原理是:对于八位无符号被除数A,先对A转换成高八位是0低八位是A的数C,在时钟脉冲的每个上升沿C 向左移动一位,最后一位补零,同时判断C的高八位是否大于除数B,如是则C的高八位减去B,同时进行移位操作,将C的第二位置1。否则,继续移位操作。经过八个周期后,所得到的C的高八位为余数,第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。-Divider design used in this paper, the p
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-25
    • 文件大小:4.19kb
    • 提供者:老毕
  1. dividend4

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  2. 本设计是一个八位被除数除以四位除数,得到不超过四位的商的整数除法器。被除数、除数、商和余数都是无符号整数。-The design is an eight dividend divided by the divisor of four, to be not more than 4 business integer divider. Dividend, divisor, and remainder are unsigned integers.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:474.58kb
    • 提供者:howardmu123
  1. Jewish

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  2. 乍一看书名,许多读者可能会感到奇怪:为什么说左手犹太人右手温州人呢?为什么不是其他人?近二千年来,即使有颠沛流离,即使被驱赶打压,犹太商人还是整个商业世界的龙头老大,漫长的历史长河中,印度商人、中国商人、*商人都曾风云一时,但他们都只能屈居于犹太商人的阴影下。-At first glance the title, many readers might wonder: Why is the Jews left hand Wenzhou it? Why not others? Nearly two
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:122.23kb
    • 提供者:Bagger
  1. eTOM_Poster_8

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  2. BUSINESS PROCESS FRAMEWORK (eTOM) RELEASE 8
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:56.71kb
    • 提供者:Smithy
  1. shenfaqi

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  2. 設計一個除法器電路,輸入 8 -位元的被除數 A 與除數 B ,輸出為商 Q=A/B及餘數R。-Design a divider circuit, type 8- bit of the dividend A and divisor B, output of business Q = A/B and the remainder R.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:759byte
    • 提供者:yc
  1. mulitcpu

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  2. 用verilog HDL语言或者VHDL语言来编写,实现多时钟周期CPU的设计。能够完成以下二十二条指定(均不考虑虚拟地址和Cache,并且默认为小端方式): add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, imm clo clz slt rd, rs,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.47mb
    • 提供者:徐帆
  1. redp4605

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  2. IBM Storage Infrastructure for Business Continuity
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.15mb
    • 提供者:Bup Be Chanh
  1. gamefive

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  2. 高精度小数除法器设计与实现。 在FPGA开发板上实现小数除法器,输入输出信号N_in [15:0], D_in[15:0],N_in[15:0]小于D_in,即被除数小于除数,输出商Q_out[15:0]中Q[15]一定为0,Q[14:0]为商的小数部分。输入和计算结果通过VGA显示。-Precision fractional divider design and implementation. In the FPGA development board fractional divider
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:14.04kb
    • 提供者:XiaoLiuMang
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