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caideng
- 用VHDL语言设计实现一个彩灯控制（8个发光二极管）电路，仿真并下载验证其功能。彩灯有两种工作模式，可通过拨码开关或按键进行切换。 ? 单点移动模式：一个点在8个发光二极管上来回的亮。 ? 幕布式：从中间两个点，同时向两边依次点亮直至全亮， 然后再向中间点灭，依次往复。 -VHDL Language Design and Implementation with a lantern control (8 LEDs) circuit, simulation and download v
count
- 1．用VHDL设计具有清除端、使能端，计数范围为0~999的计数器，输出为8421BCD码； 2．用VHDL设计十进制计数器（BCD_CNT）模块、七段显示译码器电路（BEC_LED）模块和分时总线切换电路（SCAN）模块。 3．用MAX+plusⅡ进行时序仿真。 -1. VHDL design with a clear end to end so that the count range of 0 to 999 in the counter, the output is 8421B
scan
- 分时总线切换电路。将3个四位二进制数据分时送到七段显示译码器电路和芯片外部的译码驱动电路，-Sharing the bus switching circuit
music
- 完成一个简易的音乐播放器，可以完成上一曲，下一曲，顺序播放，停止，暂停和液晶显示，同时还增加了单曲循环播放功能。在理论分析的基础上，用VHDL语言编写源代码，再配合具体电路连接，实现对蜂鸣器振动的控制，以及对各项显示功能的切换控制等。-Complete a simple music player that can be completed on a next one, the order of play, stop, pause, and liquid crystal display, but
Count-display-circuit-design(VHDL)
- 用VHDL语言设计计数显示电路。设计输出为3位BCD码的计数显示电路。由三个模块构成：十进制计数器（BCD_CNT）、分时总线切换电路（SCAN）和七段显示译码器电路（DEC_LED）-VHDL language to count the display circuit. The design output for display circuit 3 BCD count. Consists of three modules: the decimal counter (BCD_CNT), time
Count-display-circuit
- 由十进制计数器、分时总线切换电路和七段显示译码器电路组成的计数显示电路。-By a decimal counter, time-sharing bus switching circuit and segment display decoder circuit count display circuit.
qicheweideng
- 使用vhdl语言设计的汽车尾灯控制电路。用六个发光二极管模拟6个汽车尾灯（汽车尾部左,右各3个），用两个开关作为转弯控制信号（一个开关控制右转弯，另一个开关控制左转弯）。当汽车往前行驶时（此时两个开关的都未接通），6个灯全灭。当汽车转弯时，若右转弯（即右转开关接通），右边3个尾灯从左至右顺序亮灭，左边3个灯全灭；若左转弯（即左转开关接通），左边3个尾灯从右至左顺序亮灭，右边3个灯全灭。当左、右两个开关同时接通时，6个尾灯同时明、暗闪烁。 -The taillights control cir
Lab15_sw2reg
- 开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。-Design of switching data is loaded into the re
sclk_switch
- 在有些电路中需要时钟切换，比如某个电路支持高速模式和低速模式，在高速模式下系统工作在125M时钟，在低速模式下系统工作在3M时钟，在这样的设计中需要动态的将时钟从高频切换到低频，或者从低频切换到高频，切换过程可能会出现毛刺，是非常危险的，该程序能够有效的避免这个问题-Need some clock switching circuit, such as a circuit supports high-speed mode and low-speed mode, the system works i
sclk_switch
- fpga verilog 在有些电路中需要时钟切换，比如某个电路支持高速模式和低速模式，在高速模式下系统工作在125M时钟，在低速模式下系统工作在3M时钟，在这样的设计中需要动态的将时钟从高频切换到低频，或者从低频切换到高频，切换过程可能会出现毛刺，是非常危险的，为了避免这个问题，有两种方法： 1、 在时钟切换时，进入复位，只有当切换完成时，复位才结束 2、 采用时钟切换电路。 -fpga verilog Need some clock switching circuit, such
sw_bit8_latch
- 組合8個開關防彈跳,再加栓鎖電路,可讓開關動作更穩定-A combination of eight key anti-bounce, plus latch circuit allows the switching action is more stable
Trouble-Free-Switching-Between-Clocks
- Asynchronously selecting between two clock sources can easily produce glitches that cause unreliable system behavior. The circuit diagrammed here avoids these problems.
verilog
- 运用Verilog语言，基于FPGA的key button等开关消抖，按键消抖电路设计。-The use of Verilog language, based on the FPGA key button, such as switching jitter, the key to eliminate jitter circuit design.
VerilogBasicICDesign
- Verilog基本电路设计,包括时钟域同步、无缝切换、 异步FIFO、去抖滤波-Verilog basic circuit design, including clock domain synchronization, seamless switching, asynchronous FIFO, debounce filter