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  1. user_logic_VGA_Controller

    0下载:
  2. user_logic_VGA_Controller,适合于DE2开发板,把这个文件夹放在工程目录之中,就可以在SOPC里直接添加VGA_Controller IP核了,很方便使用。-user_logic_VGA_Controller. suitable for Dictyophora development board, this folder on the project directory, it can be added directly SOPC Lane VGA_Controller
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:69.3kb
    • 提供者:
  1. fpu_v18

    0下载:
  2. <Floating Point Unit Core> fpupack.vhd pre_norm_addsub.vhd addsub_28.vhd post_norm_addsub.vhd pre_norm_mul.vhd mul_24.vhd vcom serial_mul.vhd post_norm_mul.vhd pre_norm_div.vhd serial_div.vhd post_norm_div.vhd pre_norm_s
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:466.47kb
    • 提供者:陈朋
  1. traffic_1112

    0下载:
  2. 一个交通灯的vhdl语言实现 用 VC的  1.在指定的文件夹内查找某个文件      2.获取系统文件夹的路径, 要求显示windows system temp 当前目录的路径 C语言  跳马问题:在5*5的棋盘上,以编号为1的点出发,按日只跳马,要求不重复地跳所有位置,求出符合规则所有跳马的方案     1  6  15  10  21     14 9  20  5   16     19 2  7   22  11     8  13 24  17  4     25 18 3   12
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.37kb
    • 提供者:小三
  1. 典型实例10.8 字符LCD接口的设计与实现

    0下载:
  2. 典型实例10.8 字符LCD接口的设计与实现 软件开发环境:ISE 7.1i 硬件开发环境:红色飓风II代-Xilinx版 1. 本实例控制开发板上面的LCD的显示; 2. 工程在\project文件夹里面 3. 源文件和管脚分配在\rtl文件夹里面 4. 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。,Typical examples of character LCD interface 10.8 The Des
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-23
    • 文件大小:306.26kb
    • 提供者:王磊
  1. nios2-flash-override.rar

    1下载:
  2. 在开发nios2时,当把nios2中写的程序烧录到用epcs4中时会报错,原因是找不到epcs的映射资料,把这个文件,放到quartus根目录的bin文件夹内后,再打开一次flash program,就能下载成功!,Nios2 in the development, when the procedures wrote nios2 writers to use when epcs4 in error, the use of this document, into the root director
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-27
    • 文件大小:631.14kb
    • 提供者:cand
  1. 48_order-FIR-filter-with-8-folder

    1下载:
  2. 该代码是设计一个48阶FIR滤波器的文档,该设计方案主要运用了数字信号处理VLSI实现中的折叠的方式。-The code is a 48-order FIR filter design document, the main use of the design of VLSI implementation of digital signal processing in the way of folding.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:775.41kb
    • 提供者:shenjian
  1. VHDLGuideAndCode

    0下载:
  2. 该教程比较详细的介绍了VHDL语言,对其语法的使用,编程中的技巧由浅到深的进行介绍,并且给出了90个VHDL源代码,其中包括测试程序、各功能测试代码等。由于文档为pdg格式,在PDG Reader文件夹中给出该阅读器。-The tutorial more detailed introduction to the VHDL language, its syntax, the use of programming techniques from shallow to deep, are introd
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-10
    • 文件大小:16.93mb
    • 提供者:李熠
  1. rel_08_done

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  2. 修改自OpenCores的黑白棋游戏代码。采用VGA输出显示,PS2键盘(W、A、S、D、回车)输入控制,实现AI,LED灯指示是否游戏结束,VGA显示频率25MHz,系统频率50MHz,经过Cyclone IV芯片EP4CE115F29C7N的板级调试,实现全部功能,文件夹下有rtl源代码,管脚定义pin文件,和可以直接进行JTAG烧写和E2PROM烧写的pof和sof文件,-Modified from OpenCores Othello game code. Using the VGA ou
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:247.12kb
    • 提供者:诗律
  1. ECCgenAndLoc

    0下载:
  2. 基于xilinx ISE环境开发的VHDL的NAND flash ECC 实现,eccGen256Byte 文件夹为ECC 产生程序,EccErrLoc文件夹为ECC错误定位程序。-Xilinx ISE environment based on the development of VHDL the NAND flash ECC to achieve, eccGen256Byte folder produced for the ECC procedures, EccErrLoc folder l
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.44mb
    • 提供者:卓智海
  1. balucaideng

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  2. 八路彩灯vhdl 里面有文件夹 相见里面-There are eight-way lantern VHDL folder inside each other
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:28.24kb
    • 提供者:knyour
  1. code

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  2. 代码文件夹: ARVI_FSM.v为顶层文件,用于模拟时用。 dataHex.dat 为模拟输入文件(只有10行,象征的意思。实际我们模拟时,dataHex.dat文件足有1个多GB) dataFormat.dat为输入文件对应的带格式的文件 使用modelsim模拟时,将dataHex.dat名字改为CPUContext.txt 结果: result.txt -Code folder: ARVI_FSM.v for top-level documen
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:30.98kb
    • 提供者:Bell
  1. 74HC161

    0下载:
  2. 74ls161 基于verilog语言的实现 源程序在压缩包的hdl文件夹中-74ls161 language based on the realization of verilog source package in compressed folder hdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.15mb
    • 提供者:曹旭
  1. 74HC283

    0下载:
  2. 74ls283 基于verilog语言的实现 源程序在压缩包的hdl文件夹中-74ls161 language based on the realization of verilog source package in compressed folder hdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:369.93kb
    • 提供者:曹旭
  1. FastCplxMuply

    0下载:
  2. This zip folder contains the verilog code for fast complex multiplication source code and its test bench
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:1.18kb
    • 提供者:Jaganathan
  1. DivideByNCounter

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  2. This folder contains the DividebyNCounter using verilog HDL -This folder contains the DividebyNCounter using verilog HDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.31mb
    • 提供者:Jagan
  1. oc_i2c_master

    0下载:
  2. I 2 C 是两线双向的串行接口,非常适合芯片级的通讯。由于 SOPC Builder并未提供 I 2 C 内核, 本节所描述的 I 2 C 内核是 Richard Herveille 制作的并发布到网上去的免费核。 关于 I 2 C 核的使用方法,请见光盘中 oc_i2c_master文件夹下的使用说明.txt。 -I 2 C is a 2-line bidirectional serial interface, very suitable for ch
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-25
    • 文件大小:254.21kb
    • 提供者:xuai
  1. seg

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  2. 程序说明: 本次实验控制开发板上面的数码管。 \1-f文件夹里面的程序控制数码管从1开始显示,逐渐加1,一直到f。 \1234文件夹里面的程序控制数码管显示1234。 目录说明: 工程在\project文件夹里面 源文件和管脚分配在\rtl文件夹里面 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。-Procedure Descr iption: This development board above th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:427.42kb
    • 提供者:军军
  1. uart

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  2. 程序说明: 本次实验控制开发板上面的串口,与PC机进行通信,并在串口精灵里面显示字符。 目录说明: 工程在\project文件夹里面 源文件和管脚分配在\rtl文件夹里面 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。-Procedure Note: The experimental control development board above the serial port to communicate wit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:883.57kb
    • 提供者:军军
  1. usb

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  2. 程序说明: 本次实验控制开发板USB,与PC机进行通信,并在显示字符。 目录说明: 工程在\project文件夹里面 源文件和管脚分配在\rtl文件夹里面 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。-Procedure Note: In this experiment, control development board USB, and PC, to communicate, and display char
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:78.57kb
    • 提供者:军军
  1. sdram

    0下载:
  2. 程序说明: 本次实验控制开发板上面的SDRAM完成读写功能。 先向SDRAM里面写数据,然后再将数据读出来做比较,如果不匹配就通过LED变亮显示出来,如果一致,LED就不亮。 part1是使用Modelsim仿真的工程 part2是在开发斑上面验证的工程 目录说明: part1: part1_32是4m32SDRAM的仿真工程 part1_16是4m16SDRAM的仿真工程 \model文件夹里面是仿真模型 \rtl文件夹里面是源文件 \sim文
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:760.84kb
    • 提供者:军军
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