搜索资源列表
vhdl_vga
- 彩条信号发生器使用说明 使用模块有：VGA接口、脉冲沿模块、时钟源模块。 使用步骤： 1. 打开电源+5V 2. 信号连接，按下表将1K30信号与实际模块连接好。 3. 1K30板连接好并口线，并将程序加载。 4. 将彩色显示器的线与VGA接口连接好。 5. 彩条信号就可以在显示器中产生，通过脉冲沿模块按键MS1可以改变产生彩条的 -color of the signal generator for use with the use of modules : V
vhdl_LED
- 点阵显示实验示例使用说明 使用模块有：时钟源模块、点阵显示模块，脉冲沿模块。 使用步骤： 1. 打开电源+5V。 2. 信号连接，按下表将1K30信号与实际模块连接好。 3. 1K30板连接好并口线，并将程序加载 4. 脉冲沿模块的按键MS1为复位清零键，灯灭时有效，点阵块上会显示汉字。 -lattice experimental use of the use of sample modules : clock source modules, dot-matri
5555
- 微波炉定时器集成电路的设计 1、 控制状态机：工作状态状态转换。 2、 数据装入电路：根据控制信号选择定时时间、测试数据或完成信号的装入。 3、 定时器电路：负责完成烹调过程中的时间递减计数和数据译码供给七段数码显示，同时还可以提供烹调完成时间的状态信号供控制状态机产生完成信号。 -microwave timer IC design a control state machine : state of the state conversion work. 2, data l
shukongfenpinqi
- 数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。 -NC divider design : an adder counter, loading the initial count value, have different frequency output signal of the overflow. Counter overflow, the
shft_reg
- 用VHDL编的移位寄存器,具有置位,清零,装载,方向功能.~-VHDL addendum to the shift register is set, reset, loading, functional direction. ~
ug_lpm_rom.rar
- quartus rom的生成 运用matlab生成.mif或.hex文件 载入rom表,quartus rom the use of matlab generated generation. mif or. hex file loading rom Table
shifter
- 移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制
ledrom
- 流水灯的VHDL源代码。当设计文件加载到目标器件后，LED灯会按程序设定的规律进行闪烁。-Water lights VHDL source code. When the design document, after loading to the target device, LED lantern according to the procedure set by law of flicker.
virtex5
- Virtex® -5 devices are configured by loading application-specific configuration data—the bitstream—into internal memory. Because Xilinx FPGA configuration memory is volatile, it must be configured each time it is powered-up. The bitstream is l
cnt10
- 设计带有异步复位、同步计数使能和可预置型的十进制计数器。 具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲 -Designed with
vga_colorblock
- 本代码已成功运行在SPARTAN3E上，通过自行将约束文件与相应的开关映射，即可完成彩色模块的不同显示。-This coding have successed loading on the SPARTAN3E startboard ,you can map the proper UCF file with switch ,so you can see the different color block changing the switch
I2C_vhdl
- IMPORTANT NOTE: This design uses the I2C SCL signal as a clock. This requires that the SCL signal have clean, fast edges on both the rising and falling edges of this signal. Slow rise and fall times on this signal can show noise effects whic
jianpancaomiao
- 经过对系统做需求分析，详细功能设计、编码，模块连接，并利用FPGA实现相应的功能，经过波形仿真、下载调试，验证了设计方案的可行性及实现方法的有效性，基本实现了系统的要求。-Microwave controller system is a utility-type system that includes not only the function of simple operation, but also good effect of cook. According to fixed routi
hierarchical-code
- Abstract—This paper presents a highly effective compactor architecture for processing test responses with a high percentage of x-values. The key component is a hierarchical configurable masking register, which allows the compactor to dynamically ad
Lab15_sw2reg
- 开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。-Design of switching data is loaded into the re
PGen
- double pulse generator start with trick signal control time between pulse by serial loading
test3
- 请设计一个4位的位移寄存器，要求如下： 1） 异步复位 2） 同步加载 3） 能够完成左移，右移。位移的方式能够支持算术，逻辑，和循环位移。 4） 完成仿真，证明功能正确。 5） 能看到综合结果。 注： 不需要一个bit的输入位，并行加载即可，输出也采用并行输出 -Please design a 4 bit shift register, requirements are as follows: 1) asynchronous reset 2) syn
i2cBUS
- Altera的I2C总线FPGA程序，内有详细使用说明- The I2C Controller is available in VHDL and is optimized for the Altera® APEX™ , Stratix® , and Cyclone™ device families. All of the register addresses are defined as constants in the VHDL source
20170808_fifo_xc5v_v1.5
- FPGA通过fifo进行数据的载入载出，实现数据的暂时存储和传递(FPGA through fifo data loading and unloading, to achieve temporary storage and delivery of data)
xapp1247-multiboot-spi
- Xilinx 7系列 FPGA multiboot功能说明文档，增加FPGA加载可靠性(Xilinx 7 Series FPGA multiboot function descr iption document to increase FPGA loading reliability)