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  2. VHDL语法的支持范围是不一样的,以下程序中的某些语句可能不能运行在所有的软件平台之上,因此程序可能要作一些修改,同时务必注意阅读程序中的注释。以下部分程序为txt格式,请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称和文件名要相同,也请自行修改。 如发现错误请来信指正或在BBS上提出。 -VHDL syntax support is not the same as the scope, the following procedures for some of the st
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1.24kb
    • 提供者:夏巍
  1. blmorris_Project_Proposal

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  2. project design code for verilog that is proposal
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:94.59kb
    • 提供者:zeshan
  1. bmistree_Project_Proposal

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  2. project proposal of verilog language that is gud for beginners
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-23
    • 文件大小:385.07kb
    • 提供者:zeshan
  1. cnt

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  2. 在ise开发环境下,建立顶层模块和子模块的层次结构,其实现的功能是一个可复位课暂停开始继续的建议秒表-In ise development environment, establish a hierarchy of top-level modules and sub-modules, and its function is to achieve a resettable class resumes proposal to suspend the stopwatch
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:2.95mb
    • 提供者:喻国芳
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