VMM中如果产生激励，特别是复杂的激励，以及如何在testcase中使用和修改这些激励-how to generate stimulus data in VMM

怎样在vmm中建立不同的testcase，以测试不同的功能模块-how to build testcase

用Verilog写的一个简单的IIs控制器，分为clkgen时钟分频模块和transcon传输控制模块。其中transcon模块主要部分为一个有限状态机实现的满足IIS标准的输出。 另附一个简单的Testcase以及得到的波形。-Develop an iis controller with verilog hdl. The key parts of iis were departed in two. One is clkgen.v which generate the clk and syn