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UP3_CLOCK
- 用vhdl编写的时钟 主要实现了时钟功能时间调教功能有待实现 -prepared using VHDL clock main function of clock time tuning function to be achieved
DDS_Power
- FPGA上的VERILOG语言编程。通过查找表实现直接数字频率合成。在主控部分通过键盘选择正弦波，方波，三角波，斜波，以及四种波形的任意两种的叠加，以及四种波形的叠加；通过控制频率控制字C的大小，以控制输出波形频率，实现1Hz的微调；通过地址变换实现波形相位256级可调；通过DAC0832使波形幅值256级可调；通过FPGA内部RAM实现波形存储回放；并实现了每秒100HZ扫频。-FPGA on the verilog language programming. Lookup table thr
radio.rar
- 本程序演示 ：以非利普TEA5767 为核心的，高中频处理，以及立体声解调，高频锁相环为一体的收音程序， 1 支持手动输入频率 频率范围：87。5MHZ - 108。5MHZ 2 自动搜索电台（本程序已经写好，但效果不太理想，有假台） 3 支持电台编号功能（存储电台频率到24C02） 4 支持频率微调 5 支持电台选择 ,This procedure demo: TEA5767 non-Lipkin at the core, high-frequency processin
quaddecoder_verilog_ise11.2_used_09042010
- Two simple Quadrature decoder and Counter build in a XILINX XC9536 CPLD. This Core is coded in Verilog and contains the compete Project file and the fitted quad.jed File. The Pinout is descr ipted in the Constrained file quad.ucf. To use them, y
AX_Clock_Dithering_AN
- Frequency fine tuning and clock dithering using ACTEL FPGA devices.
FPAAcuit
- FPAA石英音叉陀螺的驱动与解调电路设计FPAA quartz tuning fork gyroscope drive and demodulation circuit-FPAA quartz tuning fork gyroscope drive and demodulation circuit
fankuizhendang
- 本程序是基于verilog HDL语言设计的反馈震荡电路的程序。其构成的电路叫振荡电路。能将直流电转换为具有一定频率交流电信号输出的电子电路或装置。种类很多，按振荡激励方式可分为自激振荡器、他激振荡器；按电路结构可分为阻容振荡器、电感电容振荡器、晶体振荡器、音叉振荡器等；按输出波形可分为正弦波、方波、锯齿波等振荡器。-This program is a feedback oscillator circuit design based on Verilog HDL language program