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  1. write

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  2. VHDL语言编写的IIC总线通信的写操作的底层程序-VHDL language of the IIC bus communication of the write operation of the underlying process
  3. 所属分类:software engineering

    • 发布日期:2017-03-27
    • 文件大小:523
    • 提供者:何美枝
  1. paobiao

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  2. 实现数字跑表功能,该跑表具有复位、暂停、秒表计时等功能。-Digital stopwatch function, the stopwatch with a reset, pause, stopwatch timer functions.
  3. 所属分类:software engineering

    • 发布日期:2017-04-16
    • 文件大小:483435
    • 提供者:刘新
  1. median

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  2. 中值滤波的实现,该代码使用的是verilog 语言 module median(clk,reset,load,din,mult,dout,over,a3,b3,c3,a2,b2,c2,a1,b1,c1)-Median filter implementation, the code using verilog language module median (clk, reset, load, din, mult, dout, over, a3, b3, c3, a2, b2, c2, a1,
  3. 所属分类:Project Design

    • 发布日期:2015-07-05
    • 文件大小:2305
    • 提供者:刘文英
  1. counter

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  2. 计数器,可以重复记录计算数字。二进制计数。有重复。-Counter
  3. 所属分类:software engineering

    • 发布日期:2017-04-07
    • 文件大小:694
    • 提供者:xu
  1. FIFO_Buffer

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  2. 很关键的用的多的SRAM控制程序,在数据采集中很重要,对大家有帮助-Very critical of the number of SRAM with the control procedures, in the data collection a very important help to everyone
  3. 所属分类:software engineering

    • 发布日期:2017-04-01
    • 文件大小:649
    • 提供者:wangyl
  1. can-verilog

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  2. 汽车工业系统里面的电气设备常用的总线控制-Automotive systems commonly used in electrical equipment inside the bus control
  3. 所属分类:software engineering

    • 发布日期:2017-04-01
    • 文件大小:538095
    • 提供者:sangpeng
  1. INTRACODES

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  2. H.264 intraprediction
  3. 所属分类:Project Design

    • 发布日期:2017-04-09
    • 文件大小:23055
    • 提供者:shb
  1. fifo_template

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  2. aes code with fifo control to memory
  3. 所属分类:Project Design

    • 发布日期:2017-03-29
    • 文件大小:8995
    • 提供者:allen
  1. an488_design_example

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  2. 经典基于FPGA的LCD显示器的控制模块-FPGA-based LCD display control module
  3. 所属分类:Project Design

    • 发布日期:2017-04-06
    • 文件大小:358728
    • 提供者:zhang
  1. Ambilight

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  2. This source code is the same project as the Ambilight.
  3. 所属分类:Software Testing

    • 发布日期:2017-05-21
    • 文件大小:6152952
    • 提供者:Reno
  1. NewFolder2

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  2. Verilog and VHDL programs for sipo buffer,d flip flop etc
  3. 所属分类:Project Design

    • 发布日期:2017-03-30
    • 文件大小:3134
    • 提供者:Mallikarjun
  1. avs_export

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  2. the avalon verilog slave sram interface fron be micron
  3. 所属分类:Project Design

    • 发布日期:2017-03-30
    • 文件大小:1704
    • 提供者:praveen
  1. bemicro_lab_ver

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  2. be micron sram file downloaded from altera be-micro
  3. 所属分类:Project Design

    • 发布日期:2017-04-10
    • 文件大小:857
    • 提供者:praveen
  1. Long_shift_gate_level

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  2. 1. Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock ris
  3. 所属分类:Project Design

    • 发布日期:2017-03-25
    • 文件大小:6358
    • 提供者:chen-che,wemg
  1. full_adder_code_in_verilog

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  2. full adder in verilog
  3. 所属分类:Project Design

    • 发布日期:2017-04-01
    • 文件大小:603
    • 提供者:ahmed
  1. Accumulator_ADD_SUB_8bit

    0下载:
  2. Adder/Subtractor for 8-bit (with full interface with FPGA board and pin assignment)
  3. 所属分类:Project Design

    • 发布日期:2017-03-28
    • 文件大小:392388
    • 提供者:ahmed
  1. fifo

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  2. this verilog program for sysnchronous FIFO ,this document contains some error using before correct and then use,-this is verilog program for sysnchronous FIFO ,this document contains some error using before correct and then use,
  3. 所属分类:Project Design

    • 发布日期:2017-03-29
    • 文件大小:34522
    • 提供者:toyanath
  1. cla

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  2. Carry Look ahead adder
  3. 所属分类:Software Testing

    • 发布日期:2017-03-28
    • 文件大小:1802
    • 提供者:Senthil Kumar
  1. sheji

    0下载:
  2. 基于Quartus的数字中设计(包含原工程),运行即可使用!-digitalclock
  3. 所属分类:software engineering

    • 发布日期:2017-04-08
    • 文件大小:567336
    • 提供者:lzh
  1. dac_loader

    0下载:
  2. Hdl code to load some DAC 8412.
  3. 所属分类:software engineering

    • 发布日期:2017-05-03
    • 文件大小:1263202
    • 提供者:ky
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