搜索资源列表
COUNT_100
- 使用Vhdl语言编写的FPGA应用程序,实现的内容是100进制计数器-use Vhdl language FPGA applications, realizing the contents of the 100 NUMBER
FourBitsCounter
- 四进制计数器模块,使用VHDL语言编写,在ISE8.1中经过测试的模型-quaternary counter module, the use of VHDL language, in which ISE8.1 tested model
frequency_meter_VHDL
- 一个用VHDL完成的8位数显的16进制的频率计-a VHDL completed 8 of 16 significant median band of frequency meter
baijinzhi
- 利用扫描加记数程序实现百进制,适合VHDL的初学者使用.-increase in the use of scanning program in mind several hundred 229 and is suitable for beginners to use VHDL.
SHIFTLNE
- VHDL下的数字移位器,可作快速2进制乘法用,希望大家喜欢-VHDL under the Digital shifter and can be used for rapid multiplication using two 229 hope you like
N_counter_VHDL
- 任意N进制分频器的标准VHDL代码(原创)-arbitrary N divider 229 standard VHDL code (original)
expt72_freqtest
- 基于fpga和sopc的用VHDL语言编写的EDA8位16进制频率计
mfsk
- vhdl mfsk 多进制数字频率调制(MFSK)也称多元调频或多频制。MFSK系统是 2FSK(二频键控)系统的推广,该系统有 M个 不同的载波频率可供选择.每一个载波频率对应一个 M进制码 元信息,即用多个频率不同的正弦波分别代表不同的数字信号,在某一码元时间内只发送其中一个频率。
shuma
- 7段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是2进制的,所以输出表达都是16进制的,为了满足16进制数的译码显示,最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例6-1作为7段BCD码译码器的设计,输出信号LED7S的7位分别接如图6-1数码管的7个段,高位在左,低位在右。例如当LED7S输出为 \"1101101\" 时,数码管的7个段:g、f、e、d、c、b、a分
60COUNTER
- 六十进制计数器.电子万年历是计数器的应用之一.年由月的十二进制计数器进位+1得到.月是日的三十进制计数器进位+1得到.日是小时的二十四进制计数器进位+1得到.小时是分的六十进制计数器进位+1得到.分是秒的六十进制计数器进位+1得到.本程序基于VHDL.其开发环境是MAXPLUS2
cnt6
- 基于vhdl的6进制计数器模块,实现0-5计数
cnt10
- 基于vhdl的10进制计数器模块,实现0-9计数
60counter
- 60进制计数器,其功能是实现60进制计数的vhdl语言
VHDL
- VHDL初级编程实例:动态扫描显示程序、分频器设计程序、8位移位寄存器、BCD计数器设计(任意进制)等等。-VHDL the primary programming examples: dynamic scanning display program, the divider design process, the 8-bit shift register, BCD counter design (any hex), and so on.
VHDL-code
- 使用VHDL语言进行门电路,优先编码器,译码器,各进制计数器,数码管显示的编写,在QUARTUS ii上模拟可用-Gates using VHDL language, priority encoder, decoder, each binary counter, write digital display, analogue available on QUARTUS ii
vhdl
- 本文件夹包含了四个代码分别为十进制,六进制,六十进制和交通灯控制器的vhdl源码实现-This folder contains the four codes are decimal, hex, decimal, and six traffic light controller vhdl source implementation
baduanshumaguan
- 用VHDL语言设计并实现一电路,其功能是8个数码管分别显示数字0-7。首先是数码管0显示0,其他数码管不显示;然后是数码管1显示1,其他数码管不显示;依此类推,数码管7显示完后再显示数码管0,这样循环下去。(提示:数字0-7的循环可以使用8进制计数器对1Hz的时钟信号进行计数得到,计数器的输出送到BCD到七段数码管的译码器,由其驱动数码管显示相应的数字。)(Using VHDL language to design and implement a circuit, its function is
8位二进制转bcd码
- 八进制转换码 硬件描述语言,通过测试,能用(b to bcd code very easy and readily to understand)
plj
- 使用vhdl语言原件例化设计数字频率计,并用6位7段数码管计数。模块包括:十进制计数器,6位10进制计数器,Reg24 锁存器、Fp 分频器、Ctrl 频率控制器、Disp 动态显示。(The digital frequency meter is designed by using VHDL language as an example and counted by 6-bit 7-segment digital tube. Modules include: decimal counter, 6
4乘4键盘扫描控制器
- 1. 键值采用16进制编码,即16个按键分别对应显示16进制数 0~F,按键对应关系如下:最上面一行从左至右依次为0~3, 第二行从左至右依次为4~7,第三行从左至右依次为8~B,最 下面一行从左至右依次为C~F,其中b、d显示为小写,其他字 母大写; 2. 按键按下时显示当前键值并保持,直到下一按键被按下时更新 显示; 3. 只有按键被按下时蜂鸣器发出按键音,放开后蜂鸣器不发声。 4. 每个按键对应不同的按键音。(1. The key value is encoded in hexadecim