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Electronic-clock
- 用VHDL语言实现一个24进制的电子时钟，其中设置一些按键改变数值等-VHDL language with a 24-band electronic clock, which set up some key changes in values, etc.
Program3
- 用 vhdl 语言设计 8 位数码扫描显示电路，显示输出数据直接在程序中给出。增加 8 个 4 位锁存器作为输出显示数据缓冲器，由外部输入8个待显示的十六进制数。-Design with vhdl language display 8-bit digital scanning circuit, display output data are given directly in the program. Increased eight 4-bit latch display data buffer
cnt16anddisplay
- 源代码实现十六进制的显示，包括三个模块：分频、计数、显示。适合vhdl的初级读者以及在校大学生-Source code in hexadecimal display, consists of three modules: frequency, count, display. Vhdl for primary readers and college students
seg
- 六位十六位进制数可逆循环计数器、七段译码器设计，完全有VHDL语言设计，生成SYM文件后，设计top.gdf文件，赋好管脚下载到altera芯片上执行。-Sixteen decimal six reversible cycle counter, seven-segment decoder design, fully VHDL language design, build SYM files, design top.gdf file, assign a good pin downloaded to
VHDL_counter
- 实验要求：用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。-Design a VHDL counter
The-way-of-divide-and-hex
- 这个文件中介绍了分频和各种进制编写的几种方法，VHDL语言，-This file is described in several sub-frequency and a variety of hex write the VHDL language,
my_counter10_test2
- 本程序是用vhdl语言来描写的10进制计数器-decimal counter
jz_6
- 基于VHDL语言编写的六进制计数器-6 system
Hex_decoder_7seg
- 十六进制显示译码器，VHDL语言的设计，根据高低电平的变化进行数码管的数字显示-Hexadecimal display decoder VHDL language design, high and low changes in the number of digital tube display
ASK
- 利用VHDL搭建通信系统（2进制调幅键控） 你可以熟悉学习通信系统-this is the code that is used for comunication about ASK
counter
- VHDL 脉冲输入15进制输出计数器 计数器是实际中最为实用的时序电路模块之一-VHDL pulse input the counter of the output of the 15 hexadecimal counter the one of the of yes one of the the actual in the the most practical timing circuit module
CNT8
- 八进制计数器 用vhdl程序设计 比较全 大家可以参考-Counter 8
Count-of-29-hex
- 29进制的计数期，vhdl实现，在quartus里编译成功-Count of 29 hex, the VHDL implementation, compiled in quartus success
counter
- 用vhdl语言，在QuartusII下，时序逻辑电路设计（带置位的异步可逆（加1或减1）6进制计数器）-With vhdl language, in QuartusII under sequential logic circuit design (set asynchronous reversible (plus or minus) hexa counter)
VHDL_60-system_counter
- 用VHDL语言编写的简易60进制的可调节计数器，用于Xilinx ISE软件-A 60-digit system settable countr using VHDL, programming using Xilinx ISE
Taddd_32_bbcdh
- 此程序源码使用VHDL语言，完成在32位十六进制加法器的基础上将输出出进行BCD码转换，实现输出是BCD码的32位二进制加法 可直接使用。 -This program source code using VHDL language, completed on the basis of 32-bit hexadecimal adder output BCD code conversion, the output is a 32-bit binary adder BCD code can be
cnt16
- 含同步置零异步预置数功能的16进制计数器的VHDL实现，程序尽量简化，无冗余-16 counter VHDL implementation
cntm60v
- 基于VHDL的60进制计数器代码，可以实现六十进制计数-60 binary counter based on the VHDL code can be achieved sexagesimal counting
miaobiao
- 秒表应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。 秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止及启动。 秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为B
UART_VHDLCodes
- 基于VHDL的异步串口收发器，在FPGA上设计Uart接收模块实现从pc接收串口数据； 在FPGA上设计Uart发送模块，把从pc接收的数据的16进制值加1再发送给PC； 设计单片机和FPGA接口模块，把接收到的数据送给单片机，并显示在LCD上 -VHDL-based asynchronous serial transceivers Uart receive module in the FPGA design from pc to receive serial data desig