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deCPLDVHDLshijong
- 基于CPLD的VHDL语言数字钟（含秒表）设计 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 -CPLD based on the VHDL language di
Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_E
- Example VHDL project showing how to use a PWM by CPLD
xilinx_fpga_cpld_design
- FPGA CPLD设计，ISE初学者入门教程-FPGA CPLD design, ISE Tutorial for beginners
NewFolder
- 4X4 keypad using cpld wriitten in vhdl.when we press and button it will display key on 7 segment displa
spi_vga_1024x768_20090429
- 单片机 低成本显卡方案(cpld+sdram)实现 包括at91sam7s64（可选),cpld,sdram, 支持640-480,到 1920×12-mcu vga dispaly card
digital_clock_design
- 利用VHDL语言，逻辑器件设计CPLD，实现数字钟-Using VHDL language, design of logic devices CPLD, digital clock
48led
- 此软件用的是QuartusII 5.1的环境编写的CPLD内的程序，CPLD用的是EPM7128，实现的功能是对计算机的ISA总线读写操作，计算机通过ISA总线，再通过CPLD，来控制LED的亮和灭-This software is used in the preparation of QuartusII 5.1 environment within the CPLD procedures, CPLD using EPM7128, the function of the realization
cpld
- 基于CPLD的总线控制逻辑，完全正确经调试-CPLD-based control logic of the bus, completely correct by the debug
xup-0.0.2.tar
- The Spartan3E Starter Kit is xup s only supported hardware platform. Its integrated programming hardware consists of a cy7c68013a-100axc EZ-USB and a XC2C256-VQ100-6C CPLD. Mysteriously, the starter kit s schematics exclude this USB programming
cpld
- 测量范围要求 1Hz-10MHz（输入信号幅度为0.5V-5V）。 基本性能要求 f为10MHz时，频率绝对误差不大于1000Hz； （高频精度） f小于1000Hz时，频率绝对误差不大于1Hz。 （低频精度） 提高性能要求 高频精度提高： f为10MHz时，频率绝对误差不大于100Hz。 低频精度提高：f小于1000Hz时，频率绝对误差不大于0.5Hz。 -Requirements of measuring range 1Hz-10MHz (input signal ra
cpld
- 这个是cpld的一个课件，讲的很详细。对于初学者或是进阶这都是有用的啊，希望学习的可以下来-This is a cpld courseware, in great detail about. For beginners or advanced this is useful, ah, want to learn to see the can down
an497_design_example_altera_CPLD_LCD
- altera cpld lcd controller
timing_design_of_fpga
- 主要是,fpga,cpld设计时的时序设计需要注意和考虑的问题-Mainly, fpga, cpld design design need to pay attention to the timing of the issue and consider
transfer
- 基于CPLD的PWM波形的发生器，编程语言为verilog,开发环境为QuartusII.-The CPLD-based PWM waveform generator, the programming language to verilog, development environment for QuartusII.
UART_VHDL
- 由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA/CPLD和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA之所以能蓬勃发展的关键因素之一就是采用了硬件描述语言(HDL)描述电路系统。就FPGA和CPLD开发而言，比较流行的HDL主要有Verilog HDL、VHDL、ABEL-HDL和 AHDL 等，其中VHDL和Verilog HDL因适合
S6_VGA_change
- 利用cpld作为控制器实现驱动vga显示器，虽然只有8位色，但是实现方式只得借鉴，这个可以利用按键实现图片的相互切换-Used as a controller to achieve cpld drive vga display, although only 8-bit color, but the implementations are only for reference, this can be achieved using buttons to switch between images
code_20-08-09
- CPLD Interface code with SRAM
vhdlandc
- 单片机c语言和CPLD vhdl语言通信的程序，单片机接键盘和显示器，cpld实现电机控制脉冲，最总实现一个稳定的3维步进电机控制系统-c language work with vhdl language in controling step motor
FPGA-CPLD
- fpga-cpld的方面的资料，简述怎样学习的-fpga-cpld of information, outlining how to learn
CPLD
- PLD编程笔记与补充 学习PLD的可以看看！共3个文件！-PLD programming notes and a supplementary study PLD that can take a look! A total of 3 files!