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搜索资源列表

  1. vhdl00023kejian

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  2. VHDL课件 张建老师的精彩课件讲述了,中国著名的嵌入式开发人 -VHDL courseware courseware wonderful teacher Zhang Jian told China s well-known embedded development people
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:624722
    • 提供者:TONMy
  1. freq

    0下载:
  2. vhdl语言设计频率计,十进制加法器.运用maxplus2运行,-VHDL language design frequency, the decimal adder. maxplus2 application running,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:95090
    • 提供者:lucy
  1. VHDLanli

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  2. vhdl源码案例, vhdl源码案例,-VHDL source case, vhdl source case,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:569640
    • 提供者:lg
  1. VHDL

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  2. 电子抢答器VHDL语言设计 材料是一图文格式的可能需要读者自己打上去 不过绝对真实-Answer electronic device materials VHDL language design is a graphic format, the reader may need to play up its own absolutely true, however
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1818875
    • 提供者:陈明
  1. ask

    0下载:
  2. 提供一个把通信中ASK调制用VHDL来实现的例子,内附有相应的VHDL源程序。-To provide a communication ASK modulation achieved using VHDL example, enclosing a corresponding VHDL source code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:66686
    • 提供者:靳朝
  1. run_watch

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  2. 提供一个数字秒表的EDA设计实例,内故有VHDL源代码,并有运行仿真图。-To provide a digital stopwatch the EDA design example, it is within the VHDL source code, and run the simulation of Fig.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:61824
    • 提供者:靳朝
  1. cpu

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  2. cpu的vhdl设计实现加法减法乘法运算-cpu VHDL Design and Implementation of multiplication addition subtraction
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:2012393
    • 提供者:郭红
  1. poc1

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  2. poc的VHDL详细设计 实现握手信号的交互 -poc of VHDL handshake signal to achieve the detailed design of interactive
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:116850
    • 提供者:郭红
  1. newDPLLdesign

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  2. 使用VHDL语言进行数字锁相环的设计,pdf格式,可以打开-The use of VHDL language design of digital phase-locked loop, pdf format, you can open
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:557339
    • 提供者:国家
  1. NewWayOfDPLLdesign

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  2. 使用VHDL语言进行设计DPLL(数字锁相环)的相关文件-The use of VHDL language design DPLL (digital phase-locked loop) of the relevant documents
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:223350
    • 提供者:国家
  1. DPLL2

    0下载:
  2. 全数字锁相环电路的研制,使用的是VHDL语言 -All-digital phase-locked loop circuit development, using the VHDL language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:215830
    • 提供者:国家
  1. vhdl

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  2. VHDL源码-VHDL source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:41661
    • 提供者:王力
  1. travel

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  2. 自己做的vhdl课程设计,交通灯:实现主干道倒计时,分别为30,20,5秒,分情况:当主干道有车时,红黄绿交替,当只一个道路上有车时,那个道的交通灯变绿色,利用max+plus2做成,使用flex8000,epf8282alc84_4只用加一个38译码器模块即可,使用别的板子也可以运行-VHDL to do their own curriculum design, traffic lights: the realization of the trunk road countdown, 30,20
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:530094
    • 提供者:安治州
  1. taxi_FPGA

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  2. 在FPGA上实现的出租车计价器VHDL源代码 能实现里程计价、误时计价等功能-Realized in the FPGA Taximeter VHDL source code to achieve mileage pricing, misuse of pricing and other functions when
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4004
    • 提供者:chencheng
  1. FIFO

    0下载:
  2. 一个用VHDL源码编写的先进先出(FIFO)缓冲器模块.可以进行FIFO的仿真验证-A source prepared by VHDL FIFO (FIFO) buffer module. Can verify FIFO simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:2072
    • 提供者:falcon_cq
  1. Intel8251

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  2. 用VHDL实现Intel 8251的UART功能-Intel 8251 with VHDL realization of the UART Function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:244247
    • 提供者:
  1. Examples-of-VHDL-Descriptions

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  2. VHDL例程集锦,书中详细介绍了VHDL语言,并辅以大量的实例,能够帮助读者迅速掌握并将之用于实践。-VHDL routines Collection, the book detailed the VHDL language, supplemented by a large number of examples to help readers to grasp quickly, and its use in practice.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:173499
    • 提供者:HENRRY
  1. VHDL123

    0下载:
  2. VHDL语言的实例,华为公司内部大规模数字逻辑设计的资料-Examples of VHDL language, Huawei-house large-scale digital logic design information
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:2042599
    • 提供者:苏海平
  1. USB

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  2. usb的驱动开发、应用开发(c/c++),以及其FPGA固件开发(VHDL)。-usb driver development, application development (c/c++), as well as its FPGA firmware development (VHDL).
  3. 所属分类:Driver Develop

    • 发布日期:2017-03-30
    • 文件大小:140187
    • 提供者:zbs
  1. PSK_VHDL

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  2. CPSK调制VHDL程序 --文件名:PL_CPSK --功能:基于VHDL硬件描述语言,对基带信号进行调制 -VHDL procedures CPSK modulation- the file name: PL_CPSK- features: VHDL hardware descr iption language based on the base-band signal modulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:73127
    • 提供者:huangsong
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