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nandflashread
- 使用内部HF振荡器，SYSCLK倍频到48MHz，USBCLK也为48MHz-use internal oscillator, then the SYSCLK frequency of 48MHz, USBCLK for 48 MHz
tbp
- 利用ewb实现二倍频的电路
ad9851-1
- 经典的dds发生器ad9851vhdl的并行通信代码，能实现6倍频和正弦波的输出。不好k我。
suoxianghuan
- 使用XILINX的FPGA进行简单的倍频
LedCtrl
- 用于摄象机同步控制LED闪光灯的代码,LED闪光是已经倍频过的,不会引起人眼视觉上的闪烁感.
phasematchedangle
- 单轴双折射晶体倍频相位匹配角的计算，可用于正单轴以及负单轴晶体。
threediv_clk
- 奇数分频和倍频，只需修改参数就可以实现较难得基数分频和倍频
3_Freq
- 3倍频实用稳定算法的VHDL实现（XILINX CPLD）
altclklock
- 如何给时钟倍频或者分频，以及altera提供的IP核使用方法
pll
- fpga中pll时钟实现的源代码，可实现倍频或分频
clock
- 用ds1302与c8051f120的测试程序，已通过测试，使用的是外部晶振倍频到90MHz
multi_frequent
- 倍频详解，IBUFG,BUF,希望大家喜欢
altclklock
- 倍频锁频，VHDL程序，运行正确，可修改性强，最优处理
dmc_verilog
- 本示例中使用了一个DCM模块，将输入时钟50MHz，倍频到100MHz，分频到25MHz，不同的频率值通过LED进行演示。
Detection_dsss
- ％ 直接序列扩频信号检测程序 ％ 检测方法：平方倍频法
Sound
- C51语音播放源码 将语音按占空比放出。原语音为8位8KHz，则125us一个字节，现时钟主频近2MHz，周期为0.5us，这样一个字节占250个周期，而字节8位为256，可以近似为256个周期，实验应放在定时器中产生。 如果倍频，每个字节就可以产生两个波形，音质应更好
S3C44B0X-test
- s3c44b0 的开发板测试的所有源代码及程序！！！汇编代码主要完成系统初始化，包括： 禁止看门狗； 禁止所有中断； 初始化存储器（包括SDRAM）； 设定锁相环倍频； 使能所有单元模块时钟； 初始化堆栈； 设置中断等等 C语言代码主要是应用代码，包括： 设置使用指令缓存； 修改系统主时钟为32MHz； IO端口功能、方向设定； 初始化中断； 初始化DMF50081液晶模块； 蜂鸣器测试； 液晶显示测试； LED输出测试；
main
- 本文件是延时测试程序；LED灯每隔1秒亮1秒 使用外部22.1184MHz晶振, * 应用PLL倍频到100MHZ.
div
- 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数
test
- VHDL实现倍频--偶数倍 分频电路 --分频倍数=2（n+1）