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5050PWM_V54
- FPGA 实现基于ISA接口的3路编码器计数，和3路PWM/DA输出 编码器计数包括倍频、鉴相 PWM实现12位分辨率
beipingqi
- 针对非固定的电动机转速测量问题进行探讨。电动机采用在轴端或轴面粘贴反光纸的方法，每转一周可产生一个脉冲，我们将检测每个脉冲的周期通过微处理器倍频后变成占空比为50％的标准方波信号，这样不仅大大提高了脉冲信号的稳定性，而且其检测精度可由倍频器的倍频倍数来决定。而本文主要是对脉冲信号的倍频精度与稳定度进行控制.
DEMO1_KEY_LED
- KX_DVP3F型FPGA应用板/开发板（全套）包括： CycloneII系列FPGA EP2C8Q208C8 40万们，含20M-270MHz锁相环2个。 RS232串行接口；VGA视频口 高速SRAM 512KB。可用于语音处理，NiosII运行等。 配置Flash EPCS2， 10万次烧写周期 。 isp单片机T89S8253：MCS51兼容单片机，12
beipc
- A计权C计权滤波器函数 还有三分之一倍频程分析以及其他的滤波函数
clkdiv_6
- 分频器，用于时钟信号的分频及倍频，供专业人事学习研究使用
SPWM_ASM
- 本例载波频率为20KHz，或载波周期为50μs。DSP晶振10MHz，内部4倍频，时钟频率为40MHz，计数周期为25ns。假设调制波频率由外部输入（1～50Hz），并转换成合适的格式（本例为Q4格式）。调制系数M为0～0.9。死区时间1.6μs。最小删除脉宽3μs。 主程序的工作是根据输入的调制波频率计算N、2N和M值。
数字时钟管理器，xilinx公司开发板集成时钟
- 数字时钟管理器，xilinx公司开发板集成时钟，实现分频、倍频等功能。-Digital clock managers, xilinx development board integrated clock divider, multiplier, and other functions.
计算声音信号的总声压级
- 计算声音信号的总声压级，1/3/倍频程声压级，总响度，特性响度，尖锐度,Calculation of the total sound pressure level of the voice signal, 1/3/octave sound pressure level, the total loudness, loudness characteristics, acute severe
DPAU.rar
- VC实现十倍频程坐标下画高通,低通,带通等音频滤波曲线,并实现鼠标拖动.,VC achieve 10 octave coordinates Qualcomm painting, low-pass, band-pass, such as audio filtering curve, and drag the mouse to achieve.
fa1.rar
- 三分之一倍频程表示的短时傅里叶变换，需要时域分析工具箱,One-third octave express the short-time Fourier transform, the need for time-domain analysis toolbox
DDS
- VHDL实现谐波检测信号发生的DDS. 同时发出正弦波，三角波，正弦波2倍频后的方波。波形频率相位可调。-VHDL implementation of harmonic detection signal of the DDS. Also issued a sine wave, triangle wave, sine wave, after square-wave frequency 2. Phase adjustable frequency waveform.
2
- 详细功能、包含内容说明 :时钟2倍频vhdl描述,-It very important data
shiyan3niu
- 1.利用FLEX10KE系列（EPM10K100EQC240-1X）的CLOCKBOOST （symbol:CLKLOCK）,设计一个2倍频器，再将该倍频器2分频后输出。 对其进行时序仿真。 2.设计一个数据宽度8bit，深度是16的 同步FIFO(读写用同一时钟)，具有EMPTY、FULL输出标志。 要求FIFO的读写时钟频率为20MHz， 将1－16连续写入FIFO，写满后再将其读出来（读空为止）。 仿真上述逻辑的时序，将仿真
AB4F
- FPGA编码器4倍频VHDL程序 对初学FPGA有帮助。-FPGA Encoder 4 multiplier VHDL program to FPGA beginner help.
count_plus_last
- 对电机的编码器输入的正交编码信号进行4倍频处理 ，生成一个新的计数脉冲 ，同时判断电机的转动方向，输出一个方向标志电平信号，从而可以让DSP知道电机的转速和方向。-On the motor encoder inputs of the quadrature encoder signals 4 octave treatment, generates a new pulse count and at the same time to determine the direction of motor r
dds
- 基于FPGA的DDS设计，本程序采用verilog HDL语言编写，使用DDS+Pll倍频-The DDS-based FPGA design, the procedures used verilog HDL language, the use of DDS+ Pll frequency
bei
- 应用VHDL语言写的倍频器，通过对高频信号的分频得到较低频率信号的倍频-Applications written in VHDL multiplier, high-frequency signals through low frequency signal divided by the frequency
ZLJISHUQI
- 】文中重点讨论基于单片机的光电脉冲编码器计数器的软件倍频和辨向原理,并从编码 盘条纹和位置检测元件的空间分布原理出发给出了在编码器输出A、B 正交方波的前提下最多只 能4 倍频的结论,最后介绍了集倍频、辨向、计数于一体的单片机计数器原理,该计数器具有消除抖 动误计数、倍频数可选、计数长度无限制的特点-】 The article focused on single-chip-based optical pulse encoder software counter to the prin
dcm_test2
- xilinx fpga 倍频的例子，包含整个工程， 如果去用ISE 实现倍频，dcm 用法-xilinx s FPGA dcm example
altpll0
- 锁相环的使用 可以倍频或者分频 可以最多四个输出-Your use of Altera Corporation s design tools, logic functions --and other software and tools, and its AMPP partner logic --functions, and any output files from any of the foregoing --(including device programmin