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pll(FPGA)
- 利用VHDL语言对FPGA进行锁相环倍频，经调试已经在开发板上实现倍频-The FPGA using VHDL language PLL frequency multiplier, the debug board has been achieved in the development of frequency
up_buhuo
- 这是一个VERILOG接收端捕获模块，扩频码32倍，可以检测到相关峰-This is a VERILOG receiver capture module ,the spreader is 32,it can test the correlation peak
DCM
- Xilinx公司诸多型号开发版中的一个模块，能够实现1到16次倍频和分频等功能。使用时现在ISE集成开发环境下利用VHDL进行例化。本文档为个人学习总结-Xilinx, a number of models developed version of a module, be able to achieve 1-16 times multiplier and divider functions. ISE now use integrated development environment for
PPL
- 该论文设计了一个基于锁相环技术的倍频器，用Proteus软件仿真，效果不错。-Phase-Locked Loop
CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
DCM
- xilinx SP605开发板的DCM模块验证程序，coreGen工具生成DCM核，由DCM完成时钟分频、倍频、移相等操作-xilinx SP605 development board DCM module validation program, coreGen tool to generate nuclear DCM, completed by the DCM clock divider, frequency, and shift operations equal
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- SH501.C 基于单片机的信号发生器例程 SH502.C 低频信号发生器的例程 需要加上数码管的显示程序：disp.C SH503.C 方波频率的检测和倍频的程序 504 滤波原理和算法 不提供程序。在文章中分别给出不同的滤波算法和算法代码。 SH505.C 神经网络在单片机中的实现例程 SH506.C 信号数据的FFT变换 FFT的算法部分代码，不是完整程序。 SH507.C 电机转速信号的单片机测量程序 508 C51和汇编的混合编程方法 混合编程中的程
phase_lock_vhdl
- 在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.-To achieve phase-locked loop in the VHDL source code and documentation. Normally used when the frequency or frequency-doubling phase locked.
oct3bank
- 三分之一倍频程滤波器组的算法。可以从时域进行滤波得到频谱，需要读入数据。-One-third octave filter bank algorithm. Can be time-domain filter spectrum, the need to read into the data.
laowai
- 采样法生成三相SPWM波的开环调速控制程序载波频率为20KHz，或载波周期为50μs。DSP晶振10MHz，内部4倍频，时钟频率为40MHz，计数周期为25ns。假设调制波频率由外部输入（1～50Hz），并转换成合适的格式-Sampling method to generate three-phase SPWM wave open-loop speed control procedures for the carrier frequency 20KHz, or carrier period is
DoubleFrequzeOneSource
- 矢量水听器倍频窄波束算法 原创 对传统的波束响应进行的改进算法-Vector Hydrophone octave narrow-beam algorithm originality of traditional beam response of the improved algorithm
fft
- 2007年全国大学生电子设计大赛，A题音频信号分析仪的全部源程序。 单片机为c8051f120，系统时钟倍频至96MHZ。 main.c是一个包含五级菜单的主函数。 FFT.C是进行fft变换，将时域信号变换成频域信号。 flash.c是读写片外flash存储器的程序,可以将分析结果保存,以备调用. z7290.c是周立功7290键盘芯片的驱动程序. FFT_xgjis.c是对变换后的频谱进行分析和运算. FFT_CodeTable.c是一个正弦表,在F
Freescale_DG128_Singlechip_octave_procedures
- 飞思卡尔dg128倍频程序源代码，可提高到24m的速度。-Freescale dg128 octave source code, can be increased to the speed of 24m.
myjcg
- 】文中重点讨论基于单片机的光电脉冲编码器计数器的软件倍频和辨向原理,并从编码 盘条纹和位置检测元件的空间分布原理出发给出了在编码器输出A、B 正交方波的前提下最多只 能4 倍频的结论,最后介绍了集倍频、辨向、计数于一体的单片机计数器原理,该计数器具有消除抖 动误计数、倍频数可选、计数长度无限制的特点-】 The article focused on single-chip-based optical pulse encoder software counter to the prin
flash_tms320lf2812
- 用TI的DSP2812来读写FLASH的C 程序，外围时钟为30Mhz ,经DSP5倍频后为150Mhz , 实现对flash 更快的读写, 代码已经调试通过。-TI' s DSP2812 with FLASH to read and write the C program, the external clock to 30Mhz, by frequency DSP5 after 150Mhz, faster implementation of flash read and write,
n_evendivider
- 标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (-Labels: Verilog divider divider N odd times. (Verilog) N_odd_divider.v/Verilog module N_odd_divider (
chenggong1204
- 用单片机控制锁相环，倍频数由外设键盘输入，输了频率范围0.1KHZ到80KHZ-89C51+PLL
FLMS.ZIP
- 这是一个很好的频域分块自适应滤波的程序，应用于回声消除上，并与NLMS自适应滤波做了运行速度的比较,FLMS比NLMS快几十倍。-This is a very good frequency-domain block adaptive filtering procedure applied to echo cancellation, and comparison with the NLMS adaptive filter for speed, FLMS several times faster t
430_fll_01
- MSP430OSC部分，OSC也是430的一大特色，很有用，通过倍频，可以采用低速晶振得到高速-MSP430OSC
bearigout
- 轴承外环故障诊断，故障设置为外环局部剥落，故障特征频率为外环通过频率或倍频理论计算得到475.6Hz.-Bearing outer ring fault diagnosis, fault set to the outer ring local spalling, the failure characteristic frequency for the outer ring through the frequency or frequency theoretical calculations 47