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- GAL设计的累加器，译码器的原代码。已经测试成功，并且生成可烧写的JED文件！-GAL design accumulator, the decoder the original code. Has been tested successfully, and can generate the JED document burning!
houghlines00
- 直线Hough变换利用图像空间和Hough参数空间的点－线对偶性，把图像空间中的检测问题转换到参数空间。通过在参数空间里进行简单的累加统计，然后在Hough参数空间寻找累加器峰值的方法检测直线。-Hough transform space and the use of images Hough parameter space of point-line duality, transmit images of the space problem of detecting the change of
houghpeaks00
- 不用多说了，和Hogh搭配使用检测直线的程序 直线Hough变换利用图像空间和Hough参数空间的点－线对偶性，把图像空间中的检测问题转换到参数空间。通过在参数空间里进行简单的累加统计，然后在Hough参数空间寻找累加器峰值的方法检测直线。-Needless to say, Hogh mix and the use of linear detection procedures Hough transform space and the use of images Hough paramete
dds
- FPGA实现直接数字信号源.一个相位累加器的设计
computerzhuchengyuanli
- 设计指令系统，并分析指令格式。 （5）设计微程序及其实现的方法（包括微指令格式的设计，后续微地址的产生方法以及微程序入口地址的形成）。 （6）模型机当中时序的设计安排。 （7）设计指令执行流程。 （8）给出编制的源程序,写出程序的指令代码及微程序。 （9）说明在使用软件HKCPT的联机方式与脱机方式的实现过程（包括编制程序中每指条令的时序分析，累加器A和有关寄存器、存储器的数据变化以及数据流程）。
08_VHDL_simulation2
- 台湾人梁奕智写的VHDL编程学习的PPT讲义，里面包括内容有D触发器、寄存器、累加器、计数器、有限状态机等非常有用的内容。
100vhdl
- 100个VHDL程序,关于基本的模块,有累加器等
dds
- 累加器的描述，已经通过实验成功，可以用于波形发生器中
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- 按照要求设计指令系统，该指令系统能够实现数据传送，进行加、减运算和无条件转移，具有累加器寻址、寄存器寻址、寄存器间接寻址、存储器直接寻址、立即数寻址等五种寻址方式
JSJ
- 2.1 设计总要求 2.1.1 实验计算机的外设需求 该实验计算机具有键盘和打印机两种外部设备。外设和内存统一操作指令，程序查询法使用外设。 2.1.2实验计算机运算器结构 运算器采用单累加器多通用寄存器结构 2.1.3实验计算机功能和用途 能执行键盘输入的奇数i (i=1-255)回打出来并存入100H号开始的内存单元中。
jsj
- 计算机组成课程设计实验报告按照要求设计指令系统，该指令系统能够实现数据传送，进行加、减运算和无条件转移，具有累加器寻址、寄存器寻址、寄存器间接寻址、存储器直接寻址、立即数寻址等五种寻址方式。从而可以想到如下指令：
键盘设计
- 1，消除按键的抖动问题 因为按键在闭合或断开过程中出现一段抖动期，主要由于按键的不稳定性引起的，这时会呈现一串页脉冲，时间的长短和开关的机械特性有关。一般在5ms~10ms之间。为保证CPU对键的一次闭合作一次处理，必须去抖动。在键的稳定闭合或断开时读键的状态。 2，据EICE51原理图编写并调试一个键输入子程序，其功能为判断键盘上有无键输入，若有键入，作去抖动处理后，计算输入键的键号送累加器A。-eliminate jitter button issues as keys or disconn
温度检测部分单片机程序
- SRART: MOVX @R0,A 令ADC0809开始转换 WAIT: JB OP2.0,ADC 检测ADC0809转换完成否？ CALL DISP 调用显示子程序 JMP WAIT ADC:MOVX A,@R0 将转换好的数据送入累加器 CALL L1 调用十进制转换子程序 MOV RI,#OFFH 显示延时-SRART : R0 MOVX @ A change began to make ADC0809 WAIT : JB OP2.0, ADC conversion completed t
main.rar
- 飞思卡尔 XS128脉冲累加器a使用例程，实现脉冲累加记录功能,freescal xs PulsA
DDS.rar
- 基于EPM7128的数字合成信号发生器（DDS）设计。通过对EPM7128编程，组合出地址累加器、数据锁存器、256*8位ROM空间。外接DA可实现正弦波输出功能,EPM7128-based signal generator for digital synthesis (DDS) design. EPM7128 through programming, the combination of address accumulator, data latches, 256* 8 ROM space.
vhdl
- 本设计中应用硬件描述语言Verilog HDL描述相位累加器，相位调制器，正弦波、方波、三角波、心电波形四个独立的波形存储器，并描述频率控制、相位控字、幅度控制单元及波形切换等相关的功能单元。-Application of the design described in Verilog HDL hardware descr iption language phase accumulator, phase modulator, sine, square, triangle wave, the fo
ddsVHDL
- fpga实例 包含很多使用的例子 累加器 乘法器 触发器等-FPGA example real Verilog HDL
hough-matlab
- Hough变换利用图像空间和Hough参数空间的点－线对偶性，把图像空间中的检测问题转换到参数空间。通过在参数空间里进行简单的累加统计，然后在Hough参数空间寻找累加器峰值的方法检测直线。-Hough transform image space and Hough parameter space points- line detection problem in image space to parameter space duality. Through the simple accumul
RISC-CPU
- 用FPGA实现一个简易的CPU，采用精简指令集结构，每一条指令有16bit，高三位为指令操作数，后13位为地址，该CPU能实现8种指令操作，分别有HLT（空一个中期）ADD（相加操作）SKZ（为零跳过）AND（相与操作）XOR（异或操作）LDA（读数据）STO（写数据）JMP（无条件跳转指令）。cpu包括8个部件，分别为时钟发生器、指令寄存器、累加器、算术逻辑单元、数据控制器、状态控制器、程序计数器、地址多路器，各个部件之间的相互操作关系由状态控制器来控制，程序指令存放在初始rom中，本例程存放
bcd
- 单字节十六进制整数转换成单字节ＢＣＤ码整数 入口条件：待转换的单字节十六进制整数在累加器A中。 出口信息：转换后的ＢＣＤ码整数（十位和个位）仍在累加器A中，百位在R3中。 影响资源：PSW、A、B、R3 堆栈需求： ２字节-Single-byte hexadecimal integer into BCD code single-byte integer entrance conditions: to be the conversion of single-byte hexade