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fir_asm
- tms320c5509a汇编程序实现32点fir滤波器（利用双累加器实现），滤除3KHz和8KHz中的低频成分，-Tms320c5509a assembler program realization 32 points fir filter (use double MAC realize),
zs
- AM调制器，里面包括分频器，累加器，乘法器-AM modulator, which includes the divider, accumulator, multiplier
ISE-graphics
- 3D图形，单精度浮点乘法器，单精度浮点除法器，单精度浮点乘累加器-3D graphics,single float pointing multiplier, single float pointing divider,single float pointing MAC
RISC_CPU
- VHDL语言设计的RISC_CPU，分为八个基本部件分模块构建，分别为时钟发生器，指令寄存器，累加器，算术逻辑运算单元，数据控制器，状态控制器，程序计数器以及地址多路器-The VHDL language RISC_CPU, is divided into eight basic components of modular construction, respectively, the clock generator, the instruction register, accumulator,
multi_adder
- 这是一个八位的乘法累加器的VHDL源代码-8 bit multiple accumulator
Tdiaanzizhonnh
- 这是我在学习过程中编的数字钟的原程序源码，含各种时钟模块，，和计数器，累加器等，能直接下载，已经编译通过! 可直接使用。 -This is a series of digital clock in the learning process of the original program source code, containing a variety of clock module, and the counter, accumulator, etc., can be downloaded
Basic-sequential-logic
- 用Verilog语言实现D触发器、累加器的功能-D flip-flop, the function of the accumulator using Verilog language
FPGAadder
- FPGA 累加器方面的几个源码，初学者学习之用-The FPGA Accumulator several source code, for beginners to learn with
MAC
- 在FPGA硬件上，使用verilog语言编写的一个乘累加器程序。-FPGA hardware, a multiply accumulator verilog language program.
Code_NCO.zip
- 码数控振荡器相位累加器的位数N为32,利用verilog HDL语言在Quartus II 9.1中具体实现了载波和码NCO的设计。,The code numerically controlled oscillator phase accumulator bits N 32 verilog HDL language in the concrete realization of the design of the carrier and code NCO Quartus II 9.1.
project
- 采用底层设计懂得乘法累加器一般设计方法，对于VHDL相关应用有一定帮助-Know how to multiply-accumulator general design method, the underlying design VHDL related applications
xs128impulse
- 用xs128实现的脉冲累加器功能，连接编码器可以实现技术，示波器测量和实际运行均通过-Xs128 the pulse accumulator achieve function, connect the encoder can achieve technical oscilloscope measurement and actual run by
12
- 4位串行累加器，7474、74183、74194-Four serial accumulator
MATLAB.zip
- Hough变换利用图像空间和Hough参数空间的点－线对偶性，把图像空间中的检测问题转换到参数空间。通过在参数空间里进行简单的累加统计，然后在Hough参数空间寻找累加器峰值的方法检测直线。例如，图1(a)中的九条线段对应于如图1(b)所示的其Hough参数空间的九个累加器峰值。图1(b)中，Hough参数空间的横纵坐标分别为直线极坐标方程:ρ＝x×cos(θ) + y×sin(θ) 的两个参数ρ和θ。九个峰值的ρ和θ值唯一的确定其对应线段所在直线的两个参数。并且线段的长度决定坐标(ρ,θ)处的
architecture-course-design
- 组成原理课程设计 编写应用程序，实现以下功能： 通过机器指令集实现两个二进制数的四则运算。数据通过IN指令输入到A累加器中，输入菜单选项选取运算的方式（1：乘法，2：加法，3：减法，4：除法）。 输入形式：数据输入形式为二进制，第一个数据为第一个运算数，第二个数据为第二个运算数，第三个数据为菜单选项。 输出形式：通过实验箱上的out输出端口显示，显示形式为十六进制数。 实现说明： 乘法：通过循环使用加法实现乘法功能，第二个操作数作为被乘数，对其自身累加，当累加等于第一个操
hough-change
- 利用opencv对图像进行哈夫变换，Hough变换利用图像空间和Hough参数空间的点－线对偶性，把图像空间中的检测问题转换到参数空间。通过在参数空间里进行简单的累加统计，然后在Hough参数空间寻找累加器峰值的方法检测直线。-Opencv use the Hough transform to the image, Hough transformation point- line Duality image space and Hough parameter space to the image
VHDL-DDS
- 基于FPGA的DDS信号源设计，32位相位累加器，产生可调频率-FPGA-based DDS signal source design, 32-bit phase accumulator to generate tunable frequency
add4
- 并行计算的4位累加器，a和b分别为4为数据，cin为进位三者相加结果为sout和cout-4-bit parallel computing accumulator, a and b are 4 for the data, cin is carry addition result of the three sout and cout
chengfaleijia
- verilog 乘法累加器 包括工程项目及仿真波形图-verilog multiplier-accumulator including the project and the simulation waveform
Ex3_3
- TMS320C54x片内有1条程序总线，3条数据总线和4条地址总线。这3条数据总线（CB、DB和EB）将内部各单元连接在一起。其中，CB和DB总线传送从数据存储器读出的操作数，EB总线传送写到存储器中的数据。并行运算就是同时利用D总线和E总线。其中，D总线用来执行加载或算术运算，E总线用来存放先前的结果。 并行指令有并行加载和乘法指令，并行加载和存储指令，并行存储和乘法指令，以及并行存储和加/减法指令4种。所有并行指令都是单字单周期指令。并行运算时存储的是前面的运算结果，存储之后再进行加载或