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chaizi
- 拆字5.试编写一拆字子程序，将累加器A中的高、低四位分开，分别对应放到31H单元、30H单元的低四位中，并将31H单元、30H单元的高四位全部补0。 6.试编写一拼字子程序，将外部RAM中3001H单元、3000H单元的低四位组成一个新的字节，存储到内部数据存储器32H单元中。 -拆字5.拆字try to prepare a subroutine, the accumulator A of the high and low four separate, corresponding o
sum_ten
- 十位累加器,EDA,FPGA,DDS信号发生器的相位累加器,可用.-Accumulator 10, EDA, FPGA, DDS signal generator of the phase accumulator can be used.
acc
- 自己使用AHDL语言编写的24位累加器.主要使用于DDS-24bit_acc
division
- 分别用分频比交错法及累加器分频法完成非整数分频器设计。-Points were staggered method and frequency than the frequency accumulator law to complete the design of non-integer divider.
accumulate222
- 相位累加器，即DDS频率合成器的MATALB实现，采用M文件编写的S函数-Phase accumulator, that is, the DDS frequency synthesizer MATALB realized, the use of M' s S function documentation
LFM
- 线性调频信号的累加器实现，用于产生线性调频信号，线性调频信号可以用于超声信号的发射，音箱的检测等。-Linear frequency modulated signal to achieve the accumulator, for the production of linear FM signals, linear frequency modulated signal can be used to launch ultrasonic signals, such as speaker detec
jiajianfazhiling
- （1）课程设计的题目。（2）设计的目的及设计原理。 （3）根据设计要求给出模型机的逻辑框图。 （4）设计指令系统，并分析指令格式。 （5）设计微程序及其实现的方法（包括微指令格式的设计，后续微地址的产生方法以及微程序入口地址的形成）。 （6）模型机当中时序的设计安排。（7）设计指令执行流程。 （8）给出编制的源程序,写出程序的指令代码及微程序。 （9）说明在使用软件HKCPT的联机方式与脱机方式的实现过程（包括编制程序中每指条令的时序分析，累加器A和有关寄存器、存储器的数
FPGA_DDS
- 本文介绍了如何用VHDL进行DDS的设计，其中关键的相位累加器，正弦信号发生器等用VHDL描述-the DDS is depend on the fpga ,and we descr iption it use the vhdl
myproject
- dsp的实验累加器编写的程序 实现累加功能 比较简单-dsp experimental procedure for the preparation of accumulator function is relatively simple to achieve cumulative
jsjzcyl
- 研制一台性能如下的计算机： ① 具有键盘和打印机两种外部设备。 ② 运算器采用多累加器结构。 ③ 操作数寻址方式有： 累加器直接寻址； 累加器间接寻址； 直接地址寻址； 立即数寻址。 ④ 指令系统由以下16条指令组成： -jsjzcyjg
ComputerOrganizationandStructure
- 研制一台性能如下的实验计算机： (1) 能使用键盘和打印机两种外设 (2) 运算器采用单累加器多寄存器结构。 (3) 能实现PC相对寻址和变址器变址寻址这两种操作寻址方式，指令系统中有相应的指令。 如： SJMP rel (PC) + rel -> PC LD A,addr[Rx] (addr + (Rx)) -> A 提示：需要自己设置IAB到IDB的数据缓冲通路 (4) 指令系统中有子程序调用指令（CALL add
7
- 2.1.1 实验计算机的外设需求： 该实验计算机具有键盘和打印机两种外部设备。外设和内存统一操作指令，程序查 发使用外设。 2.1.2实验计算机运算器结构： 运算器采用单累加器多通用寄存器结构 2.1.3实验计算机功能和用途： 可对键盘输入的两个2位十进制数进行四则运算，由打印机输出结果；能执行键盘输入的奇数i (i=1-255)回打出来并存入100H号开始的内存单元中 -2.1.1 Experimental computer peripheral n
FIRfilter_codeanddesigndoc
- 并行FIR滤波器具有速度快、容易设计的特点，但是要占用大量的资源。在多阶数的亚高频系统设计中，使用并行结构并不合算，但亚高频系统需要较高的处理速度，而串行架构往往达不到要求，因此，结合串并这两种设计方法的长处，在使用较少的硬件资源的同时实现了较高的处理速度，这里说明一种65阶八路并行、支路串行FIR滤波器的设计（实际使用了1个乘法器，8个乘累加器，一个累加器）。-FIR filter
65jie
- 串并FIR滤波器设计:并行FIR滤波器具有速度快、容易设计的特点，但是要占用大量的资源。在多阶数的亚高频系统设计中，使用并行结构并不合算，但亚高频系统需要较高的处理速度，而串行架构往往达不到要求，因此，结合串并这两种设计方法的长处，在使用较少的硬件资源的同时实现了较高的处理速度，这里说明一种65阶八路并行、支路串行FIR滤波器的设计（实际使用了1个乘法器，8个乘累加器，一个累加器）。-String and FIR filter design: parallel FIR filter with a
DAC0832
- 利用DAC0832产生三角波，程序如下： 本程序中产生的电压的最大幅度受DAC0832的基准电压限制 产生的的三角波周期受累加器A的控制，可以通过改变每次加的数值来改变周期，但连续性绘变差 也可以改变延时时间来实现-DAC0832 generated using the triangular wave, as follows: This procedure generated by the voltage of the most significant restriction
C10_PulseAccumulate
- 脉冲累加器的使用程序，希望对大家有点帮助-Procedures for the use of pulse accumulator, I hope all of you a little help
PulseAccumulate
- 这是MC9S12DG128定时器模块中脉冲累加器应用实例-This is MC9S12DG128 timer pulse accumulator module Applications
Desktop
- DDS数字频率合成DDS由相位累加器、正弦查找表、D／A转换器和低通滤波器组成 -DDS DDS DDS from the phase accumulator, sine look-up tables, D/A converter and low-pass filter composed of
xunzhi
- DSP C5400的数据寻址汇编程序，含各种数据寻址方式，包括立即寻址，绝对寻址，累加器寻址，直接寻址，间接寻址，存储器映像寄存器寻址和堆栈寻址-DSP C5400 data addressing assembler, containing a variety of data addressing modes, including an immediate addressing, absolute addressing, accumulator addressing, direct addres
Sample3
- 輔以java語法做四則運算，用累加器的觀念，作數字的總和。-Supplemented with java syntax to do four operations, using the concept of accumulator for sum of the figures.