资源列表
match_rec
- 使用VERILOG实现QPSK信号的匹配滤波，对符号过采样率为4，在程序中设定相关峰的检测门限为3
rake
- 使用matlab实现cdma 系统的rake接收机，比较最大比合并，等增益合并和选择性合并接收算法的性能
YDT1522[1].1-2006
- 中国信息产业部发布的SIP协议,正式版本.
RS(31-19-6)
- reed-solomon译码器。共有7个文件，分别为译码器的7个模块。
MyPCICard
- 是用于pci开发的核，可以将硬件的信息映射到然间上来 节省出开发人员用于了解硬件的时间
jiaozhi_and_jiejiaozhi
- 交织和解交织模块，采用矩阵交织方式，且有两套并行存储器，可以实现连续数据流操作，不会有数据滞留和丢失
ALU_verilog
- 用verilog语言编写的4位算术逻辑单元ALU,功能参考74181，包含.v文件以及测试用.vwf文件
watch_v1
- 数字跑表 该跑表具有启动、复位、暂停、暂停后继续计时等功能 能显示的秒计数时间精确到小数点后第二位，即能显示**.**s 按钮设置防抖
Frequency_divider
- 用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序
SongQuartusVHDL
- 乐曲硬件演奏电路设计的全部VHDL代码，在QuartusII环境下编译通过，已存在QuartusII项目
config_dac
- Verilog实现 spi接口的FPGA实现 通过仿真，修改后即可应用
pll
- 用FPGA实现数字锁相环，开发环境为ISE