资源列表
9.2_LCD_PULSE
- 基于Verilog-HDL的硬件电路的实现 9.2 具有LCD显示单元的可编程单脉冲发生器 9.2.1 LCD显示单元的工作原理 9.2.2 显示逻辑设计的思路与流程 9.2.3 LCD显示单元的硬件实现 9.2.4 可编程单脉冲数据的BCD码化 9.2.5 task的使用方法 9.2.6 for循环语句的使用方法 9.2.7 二进制数转换BCD码的硬件实现 9.2.8 可编程单脉冲发生器与显示单元的接口
9.3_Pulse_Counter
- 基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示 9.3.1 脉冲计数器的工作原理 9.3.2 计数模块的设计与实现 9.3.3 parameter的使用方法 9.3.4 repeat循环语句的使用方法 9.3.5 系统函数$random的使用方法 9.3.6 脉冲计数器的Verilog-HDL描述 9.3.7 特定脉冲序列的发生 9.3.8 脉冲计数器的硬件实现 -based on V
VHDLexample49
- VHDL的49个例子，例子丰富，有计数器、状态机、寄存器、汉明纠错码编码器、游戏程序-VHDL 49 examples, examples of rich, counters, state machines, register, Hamming ECC encoder, Games, etc.
DDR_SDRAM_Controller
- DDR RAM控制器的VHDL源码，实现平台是Lattice FPGA，功能验证通过-DDR RAM controller VHDL source code, achieving the platform of Lattice FPGA, functional verification through
LAC_adder16
- 十六位超前进位加法器，Verilog HDL-16-ahead adder, Verilog HDL
ddr_cntl_a_withtb
- arm控制FPGA的DDR测试代码，共享一下-arm control FPGA DDR test code sharing what
verilog_Divide
- 这是我下的一个用verilog实现的除法代码-This is the one I use to achieve the verilog code division
SDRAM_HY57V6416ET
- 现代的4bank*1M*16bit的SDRAM（HY57V6416ET）的VHDL行为仿真程序-modern 4bank 1M * * 16bit of SDRAM (HY57V6416ET) VHDL simulation program acts
smxsqddl
- 本实验只为了解教学系统中8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模块.-this experiment only to understand the teaching system eight eight LED Display Module principle, design standards scanning drive circuit module.
FIR_filter_DA_machine
- 用verilog 代码编写的179阶FIR数字滤波器，采用分布式算法实现-verilog code used to prepare the 179 band FIR digital filters, using Distributed Algorithms
ps2_and_VGA_and_verilog
- ps/2键盘输入的字符在VGA上进行显示. 本示例是将ps/2键盘输入的字符在VGA上进行显示。在做此实验之前最好先学习PS2键盘接口。-ps / 2 keyboard input of the characters in VGA on the show. This example is to ps / 2 keyboard input characters VGA website on the show. Do this before the experiment started lear
ps2mouse_verilog
- 本实验利用PS/2接口实现了与鼠标通信，并将鼠标的按键信息通过D6，D7，D8，D9 来直观的放映，其中D6，D7代表鼠标右键的状态，当鼠标右键没有按下时，D6，D7两 个灯都不亮，当鼠标右键有按下时，D6，D7两个灯同时点亮。与此相同，D8，D9则代 表鼠标左键的状态。而鼠标的移动状态，我们是通过七段数码管来表示，低两位的数 码管表示X轴的移动点数，高两位的数码表示Y轴的移动点数。-the experimental use of PS / 2 interface wit