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  1. Bresemhamcircle

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  2. 供大家参考,如果可以可给我发电子邮件 kaximoduo2003@yahoo.com.cn 谢谢!-for your reference, if I can e-mail to kaximoduo2003@yahoo.com.cn Thank you!
  3. 所属分类:绘图程序

    • 发布日期:2008-10-13
    • 文件大小:1.52kb
    • 提供者:王明
  1. periodic_wavelet

    0下载:
  2. 小波变换,D4尺度函数和小波函数图形绘制-Wavelet transform, D4 scaling function and wavelet function Rendering
  3. 所属分类:Wavelet

    • 发布日期:2017-04-01
    • 文件大小:1.52kb
    • 提供者:ranee
  1. MM

    0下载:
  2. 数学形态学对信号进行去噪,效果较好,信号扰动特征得到很好保留-Mathematical morphology to signal de-noising, the effect is better to be a very good signal to retain the characteristics of disturbance
  3. 所属分类:2D Graphic

    • 发布日期:2017-04-01
    • 文件大小:1.52kb
    • 提供者:李阳
  1. Boothmultiplier

    0下载:
  2. 布斯乘法器的语言描述功能违反外 暗暗达到-Booth multiplier described in the language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.52kb
    • 提供者:毛进
  1. 29782196FusionCode1

    0下载:
  2. 小波融合程序,MATLAB下拥有较好的融合效果!-Wavelet fusion procedures, MATLAB has a better integration of results!
  3. 所属分类:Wavelet

    • 发布日期:2017-04-13
    • 文件大小:1.52kb
    • 提供者:ldc
  1. reset_gen

    0下载:
  2. reset generation to avoid asynch reset
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:1.52kb
    • 提供者:Haitham
  1. LCD_Driver

    0下载:
  2. lcd驱动程序 verilog版 初学者适用-lcd driver verilog version for beginners
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:1.52kb
    • 提供者:dong
  1. num-seven

    0下载:
  2. 16位加法器,采用行为描述的建模方式进行建模的加法器-16 bit adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-11
    • 文件大小:1.52kb
    • 提供者:郑夏天
  1. pwm

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  2. 利用 PWM 技术控制直流电机. 系统能实现直流电机的正. 反转控制. 系统能实现直流电机调速, 速度级别最少两级. 设定的速度级别应该使用数码管或其它方式显示出来 -failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:1.52kb
    • 提供者:zhangyang
  1. polygonClipping

    0下载:
  2. weiler polygon algorithm click and move green rectangle
  3. 所属分类:2D Graphic

    • 发布日期:2017-04-13
    • 文件大小:1.52kb
    • 提供者:Zero
  1. encode_8B10B

    0下载:
  2. 用verilog编写的8B/10B编码模块。参考了网上的源码,并取消了时序,以纯逻辑实现。将3B/4B、5B/6B两部分单独写成模块,可读性更强-Using verilog 8B/10B encoding module. Online reference source, and canceled the timing, pure logic implementation. The 3B/4B, 5B/6B written two separate modules, more readable
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.52kb
    • 提供者:Lang
  1. singlet

    0下载:
  2. 这是zemax设计的一个简单示例,作为入门使用。内容为单透镜的设计。-This is a simple example of zemax designed to be used as entry. Content for the design of a single lens.
  3. 所属分类:2D Graphic

    • 发布日期:2017-04-13
    • 文件大小:1.52kb
    • 提供者:木木
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