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  1. GenesysGeneral

    0下载：
  2. virtex-5 XC5VLX50T ucf文件.(ucf file for virtex-5 XC5VLX50T.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-31
    • 文件大小：5kb
    • 提供者：sz__yz

  1. uygulama1

    0下载：
  2. verilog hdl, haladder testbench

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：1.43mb
    • 提供者：mrv

  1. 1024点FFT快速傅立叶变换

    0下载：
  2. 1024点FFT快速傅立叶变换工程例子，用于FPGA(1024 point FFT fast Fu Liye transform engineering examples for FPGA)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：511kb
    • 提供者：逗

  1. IE_02_VKS

    0下载：
  2. gffsaksd iil dooduasod ous diluaysf;u sdiue ; udduci9fc

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：6.62mb
    • 提供者：hkuma

  1. kintex board manuals

    0下载：
  2. International Journal of Innovative Research in Science, Engineering and Technology

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：5.42mb
    • 提供者：hkuma

  1. ahb_master

    0下载：
  2. AHB总线接口描述，MASTER的接口描述，AMB总线协议(AHB bus interface descr iption, MASTER interface descr iption, AMB bus protocol)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：4kb
    • 提供者：小萌子

  1. (笔记)Quartus-II-9.1完全操作教程

    0下载：
  2. Quartus II 的操作指南 新手操作指南 有详细步骤和截屏(a detailed guide of Quartus II)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：516kb
    • 提供者：miyoujia

  1. design

    0下载：
  2. 使用有限状态机完成序列检测，是FPGA开发中的基础程序(sequence detection with state mation)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：158kb
    • 提供者：tc280

  1. uart_rxd

    0下载：
  2. 用Verilog实现UART，有分频模块，可调整波特率(UART with Verilog, there are frequency divider module, can adjust the baud rate)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：10.3mb
    • 提供者：zmxer

  1. dac_controller

    0下载：
  2. 以ip核的形式来控制数模转换芯片，减少cup开支。(dac controller ip /dac controller)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：2kb
    • 提供者：haohmf

  1. Digital_Tube_Core

    0下载：
  2. 以ip核的形式来控制数码管显示，减少cpu资源开支。(Digital_Tube_Core/Digital_Tube ip)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：3kb
    • 提供者：haohmf

  1. RX_IP_Source

    0下载：
  2. 串口接收ip核，配合 nios 使用，减少cpu资源开支。(uart receive TX_IP_Source)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：12kb
    • 提供者：haohmf
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