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  1. AdlER

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  2. some thing is very off about this
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-26
    • 文件大小:4.93mb
    • 提供者:Benten
  1. bist 2017 paper

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  2. A new low-power (LP) scan-based built-in selftest (BIST) technique is proposed based on weighted pseudorandom test pattern generation and reseeding. A new LP scan architecture is proposed, which supports both pseudorandom testing and deterministi
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:1.5mb
    • 提供者:Maddy619
  1. spec.tar

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  2. M.2 testing specification
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-27
    • 文件大小:444kb
    • 提供者:isaac172106
  1. tengkan-V2.2

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  2. Calculation crosshairs diffraction image at different distances, Channelized receiver based on multi-phase structure, Verification is available.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-26
    • 文件大小:148kb
    • 提供者:manjaofienen
  1. hhcit

    0下载:
  2. Includes the modulation, demodulation, signal to noise ratio calculation, Including AHP, factor analysis, regression analysis, cluster analysis, Noisy pulse correlation detection signal.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-25
    • 文件大小:148kb
    • 提供者:张海涛
  1. vtrb

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  2. % disp('MATLAB encoder output') % disp(u)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-28
    • 文件大小:165kb
    • 提供者:Ravin48
  1. basic_uart

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  2. basic code for UART receiver and transmeter
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-23
    • 文件大小:3kb
    • 提供者:Ravin48
  1. RS232_verilog1

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  2. RS232通信协议verilog程序。经过调试可以使用(RS232 communication protocol Verilog program. After debugging can be used)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:6.38mb
    • 提供者:你好PSL
  1. DE2_70_D5M_LTM_sobel

    0下载:
  2. SOBEL TO DETECT IMAGE EDGE
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-25
    • 文件大小:8.22mb
    • 提供者:chun354
  1. DE2-115_Basic_Computer

    0下载:
  2. BASIC COMPUTER FOR JTAG_UART
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:677kb
    • 提供者:chun354
  1. DE2_115_Synthesizer

    0下载:
  2. SOUND DEMONSTRATION AND SYNTHESIZER
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-23
    • 文件大小:54kb
    • 提供者:chun354
  1. ece5760-final-cwf38-mao65-as889

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  2. BALL GAME + EDGE DETECTION FOR FPGA
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:13.72mb
    • 提供者:chun354
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