资源列表
Buffer
- parametrizable register and mux in VHDL of data rage, using std_logic_vector type
wgsph_lab
- DDFS Verilog DDFS Verilog DDFS Verilog DDFS Verilog -DDFS Verilog DDFS Verilog DDFS Verilog DDFS Verilog DDFS VerilogDDFS VerilogDDFS Verilog
ETH_SRC
- 网络接口源码实现，使用的是Verilog语言-ethernet Verilog
uart_control
- uart控制 串口控制 top层接口 总控制-uart contrl Verilog
rxd_interface
- 串口接收接口控制，16分频的，和uart——rxd——contrl联合使用-Verilog uart rxdinterface
txd_interface
- 串口发送接口控制联合uart_txd_contrl实现-uart TXD Verilog
txd_control
- uart串口发送控制模块 适合于485 422 232等接口-uart TXD——contrl Verilog
rxd_control
- 串口接收控制模块联合uart——rxd_interface使用-uart rxd contrl Verilog
baud_control
- uart串口波特率控制，和uart——top uart——rxd_contrl 等随模块联合使用-uart baud clk Verilog
DE0-PWM-Led-Drive---simulation
- DE0_PWM_LED_DRİ VE_Sİ MULATİ ON
key_led
- verilog hdl按键控制灯代码 用按键控制哪个led来亮灭功能-Button control lights Codes
PPE
- 开方，求倒数，开方的倒数三种快速运算。采用流水线结构，latency为23周期。-this unit can realize three functions,that is sqart,reciprocal and reciprocal of sqart. adopt fast algorithm and pipeline architecture. the latency is 23 clock cycles.