资源列表
FPGA
- 本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： l 在于规范整个设计流程，实现开发的合理性、一致性、高效性。 l 形成风格良好和完整的文档。 l 实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 便于新员工快速掌握本部门FPGA的设计流程
_QuartusII
- 华为_QuartusII指南，华为_QuartusII指南华为_QuartusII指南-华为_QuartusII指南华为_QuartusII指南华为_QuartusII指南
watch_dog_rtl_source
- Watchdog timer verilog RTL code
timer_rtl_source
- Timer verilog RTL code
D
- bit append16 VHDL source code
shiyan7
- EDA 2000 VHDL 试验箱 试验七源代码,LCD显示控制设计。 -EDA 2000 VHDL source code for the seven test chamber, LCD display control design.
VerilogCode
- 本代码是在做verilog程序开发时，可以应用的一些小模块，直接应用可缩减开发的周期。-The verilog code to do the procedure in the development, can be applied to a number of small modules that can be directly applied to reduce the development cycle.
123
- 基于quartus的，状态机实现流水灯，verilog HDL语言编写-Quartus-based, the state machine to achieve water lights, verilog HDL language
IIR_Filter
- 一个简要的低通滤波程序IIR Filter QuartusII7-IIR Filter QuartusII7
NIOS-SOPC
- NIOS 软核 教程 基于NIOS的SOPC设计与实践-NIOSII using FPGA
xiayuwen
- verilogHDL语言学习的相关资料，非常好用，还有夏宇闻的课件学verilog的应该都知道夏老师的-Language Learning verilogHDL relevant information, very easy to use, as well as courseware Xia Xue Wen verilog should all know the summer of teachers
VerilogHDL
- 入门级经典《Verilog HDL Synthesis A Practical Primer》中英文版，绝对的好书！！！ -classical book Verilog HDL Synthesis A Practical Primer