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  1. 16_FIR

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  2. 16阶FIR滤波器--本设计用VERILOG HDL语言串行DA算法实现16阶有限频率响应滤波器!-16-order FIR filter- this design language VERILOG HDL serial DA algorithm limited frequency response of 16-order filter!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:780.77kb
    • 提供者:yuming
  1. VHDLxianjie

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  2. VHDL语言详解,简要全面的介绍vhdl要点-Detailed VHDL language, VHDL, introduced a comprehensive summary points
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:833.32kb
    • 提供者:txs
  1. heartbeat

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  2. 用VHDL编译的源代码,模仿心脏跳动,解压后直接用Quartus打开project即可-Compiled with VHDL source code, mimic the heart beating, after extracting the direct use of Quartus can open the project
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:535.63kb
    • 提供者:xie
  1. programmablpulsegenerator

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  2. 用VHDL编译的源代码,可编程脉冲生成器,解压后直接用Quartus打开project即可-Compiled with VHDL source code, programmable pulse generator, after extracting the direct use of Quartus can open the project
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:13.35kb
    • 提供者:xie
  1. heartbeat

    0下载:
  2. 用VHDL编译的源代码,模拟心脏跳动,解压后直接用Quartus打开project即可,不好意思刚才第一个那个模拟心脏跳动(heartbeat)的源程序发错了,请删除,-Compiled with VHDL source code to simulate the beating heart, after extracting the direct use of Quartus can open the project, I am sorry but the first one that simu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:672.43kb
    • 提供者:xie
  1. fourbitincrement

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  2. 用VHDL编译的源代码,4bit加一器,输入一个4位二进制数自动加一,解压后直接用Quartus打开project即可-Compiled with VHDL source code, 4bit-plus-one, and enter a 4-bit binary number plus one automatically, after extracting the direct use of Quartus can open the project
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:243.1kb
    • 提供者:xie
  1. Dualpriorityencoder

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  2. 用VHDL编译的源代码,两位优先级编码器,输入一个十进制数,直接显示头两个‘1’所在的位,解压后直接用Quartus打开project即可-Compiled with VHDL source code, the two priority encoder, enter a decimal number, direct show
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:351.17kb
    • 提供者:xie
  1. MAXPLUS

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  2. MAX+PLUSⅡ的学习应用教程,适用于基本的VHDL开发-MAX+ PLUS Ⅱ Application Tutorial learning for the development of the basic VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-31
    • 文件大小:12.8mb
    • 提供者:wanghui
  1. VHDL

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  2. 适合VHDL开发的中级教程,是比较经典的书籍-Intermediate VHDL for the development of curriculum, which is a more classic books
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-18
    • 文件大小:4.64mb
    • 提供者:wanghui
  1. miniUART

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  2. 自适应波特率的通用异步串行接口电路(UART)的VHDL源码,在ALTERA上运行成功-Adaptive baud rate of the universal asynchronous serial interface circuit (UART) the VHDL source code, to run successfully in ALTERA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:9.2kb
    • 提供者:甘甜
  1. clock

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  2. 数字钟设计,有分秒显示,上下午显示,可下载到FPGA板子上进行数字显示哦-Digital clock design, there are minutes and seconds display, on the afternoon of shows can be downloaded to the FPGA on the board figures show Oh
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:3.58kb
    • 提供者:幸福
  1. hdb3_1.1

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  2. verilog 语言hdb 3 编 码 经过测试,但冗余问题未解决-Verilog language coding hdb 3 tested, but unresolved questions redundancy
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:1.58kb
    • 提供者:huang
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