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  1. uart

    0下载：
  2. UART 功能模块，Verilog，简单实用(UART function module, Verilog, simple and practical)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-27
    • 文件大小：1kb
    • 提供者：pwy122

  1. i2s_rx

    1下载：
  2. i2s 音频接收模块，接收双声道数据，适用于i2s左对齐模式(I2S audio receiving module)

  3. 所属分类：VHDL/FPGA/Verilog

  1. uart_rx

    0下载：
  2. uart接收模块 // 波特率：9600 // 数据位：8 // 停止位：1 // 校验位：0(UART receive module Baud rate: 9600 / / / data: 8 / / stop: 1 / / check digit: 0)

  3. 所属分类：VHDL/FPGA/Verilog

  1. uart_tx

    0下载：
  2. // 功能： UART发送模块 // // 波特率：9600 // 数据位：8 // 停止位：1 // 校验位：0(/ / function: UART transmission module / / Baud rate: 9600 / / / data: 8 / / stop: 1 / / check digit: 0)

  3. 所属分类：VHDL/FPGA/Verilog

  1. fifo

    0下载：
  2. 异步FIFO 输入: 16bit 输出:16bit 深度:256(Asynchronous FIFO Input: 16bit Output: 16bit Depth: 256)

  3. 所属分类：VHDL/FPGA/Verilog

  1. sccb_Protocol

    0下载：
  2. 该模块实现了SCCB通信协议的基本时序，经板级调试可用(Implement SCCB communication protocol)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-20
    • 文件大小：1kb
    • 提供者：黄小杰

  1. bayer_to_vga

    0下载：
  2. Bayer 视频流转VGA的Verilog实现，经开发板测试可用(Bayer video streaming VGA Verilog implementation, the development board test available)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-30
    • 文件大小：1kb
    • 提供者：黄小杰

  1. comparator

    0下载：
  2. COMPERATOR 2位比较器，含测试(COMPERATOR 2 bit comparator, including testbanch)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-27
    • 文件大小：1kb
    • 提供者：sunyp24

  1. 测pwm波占空比

    1下载：
  2. 基于Verilog的接受pwm波并且测量pwm波占空比(Measuring the duty cycle of PWM wave)

  3. 所属分类：VHDL/FPGA/Verilog

  1. mian

    0下载：
  2. 系统上电后，数码管低五位显示00000，按下PLUSE按键，显示数值加1(After power on, the digital tube is low, five shows 00000, press the PLUSE button, display the value plus 1)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-18
    • 文件大小：1kb
    • 提供者：赵11

  1. sine

    0下载：
  2. 基于FPGA产生正弦波信号，频率可控，很有用(FPGA based sine wave signal generation, frequency control, very useful)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-21
    • 文件大小：1kb
    • 提供者：wwwyh

  1. RegCPUData

    0下载：
  2. 虽然FPGA实现并口输出是一个最简单的，但还是考虑用parameter的参数化方法来配置，这样在使用多个并口时，可以配置并口的宽度和并口的地址，应该更加方便。(Although FPGA parallel output is one of the most simple thing, but still consider using the parametric method to configure it, so that the use of multiple parallel port,

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：1kb
    • 提供者：老工程师
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