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  1. OTU_RXBLK

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  2. cctv otu rx block source
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-27
    • 文件大小:1kb
    • 提供者:seckim1
  1. kdw_tsohcnt

    0下载:
  2. cctv otu top source source block
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-28
    • 文件大小:1kb
    • 提供者:seckim1
  1. uart

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  2. FPGA的串口通信 v 文件,直接编译就可以串口通信了,波特率9600(FPGA serial communication, V file)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-21
    • 文件大小:1kb
    • 提供者:shishi21
  1. AnalyzePESig

    0下载:
  2. Project template for cloud computing
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-28
    • 文件大小:1kb
    • 提供者:sucemoi
  1. Qencoder

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  2. 编码器计数,根据状态机原理,判断编码器所属状态。(Encoder count, according to the principle of the state machine, to determine the state of the encoder)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-25
    • 文件大小:1kb
    • 提供者:班五饼
  1. Cyberoam_SSL_CA

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  2. bandwidth and particularly well suited to high performance PC applications.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-29
    • 文件大小:1kb
    • 提供者:akki369
  1. apb

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  2. APB 总线。可以实现单个数据在总机与从机之间的读写功能(This can achieve the read and write functions of a single data between the master and the slave .)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:1kb
    • 提供者:zxppppppppp
  1. sd_gen

    0下载:
  2. 标清信号fvh,75%彩条,包括pal50hz和ntsc60hz(sd generation 75%bar fvh)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-16
    • 文件大小:1kb
    • 提供者:开心的
  1. CMA

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  2. 用Verilog实现FSE-CMA算法,分为四个模块,一共迭代8次(Implementation of FSE-CMA algorithm with Verilog)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-29
    • 文件大小:1kb
    • 提供者:qnmb2333
  1. ADM_code

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  2. AD采样转换,采用verilog完成,可直接使用。(AD TRANSMIT using verilog complete, can be used directly.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-23
    • 文件大小:1kb
    • 提供者:godluan
  1. f8730f202fe8

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  2. 基于vhdl的pi算法,程序写的很详细,利用整数运算避免使用浮点数(PI algorithm based on VHDL)
  3. 所属分类:VHDL/FPGA/Verilog

  1. pulse_exp

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  2. 可配占空比、脉冲个数,受输入trigger的脉冲产生器(The pulse generator with input trigger can be matched with the null ratio and the number of pulses)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-21
    • 文件大小:1kb
    • 提供者:阿士大夫
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