资源列表
4 level
- verilog四级触发链 简化代码 可以运行在FPGA平台上(Verilog 4 level flip-flop)
比较器1
- 实现两个数字的比较大小，包括顶层文件和源文件以及测试文件。(To achieve the size of the two figures.)
div
- 运用verilog语言实现将频率分为二倍的作用。(two divided-frequency)
add_1p
- 用于FPGA的加法器实现程序，采用Verilog语言编写(Adder implementation program for FPGA)
add_2p
- 用于FPGA的加法器实现程序，采用Verilog语言编写，使用了两级流水线方法(Adder implementation program for FPGA)
add_3p
- 用于FPGA的加法器实现程序，采用Verilog语言编写，使用三级流水线方法(Adder implementation program for FPGA)
shumaguan
- 用于数字码与扫描显示数码的解算 可修改运算过程来适配所需要的输入数据格式(It can be used to modify the operation process of digital code and scanning digital display to adapt the input data format)
sfifo
- fifo 控制器，也是转载的，主要是为了积分(A fifo controller verilog descr iption.)
n-bit adder
- n-bit optimized adder using VHDL
ANUPimage2coe
- image to coe converter
ADC_16bit
- adc 16b thi no la nhu vay do
vivado_license_2016.4
- vivado 2016.4 license