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  1. fir8test

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  2. fir8阶滤波器的实现,自定义无滤波器ip核(ajldfjkalkfalffajklfkjdalkjfl)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-28
    • 文件大小:1kb
    • 提供者:knifego
  1. distance_measure

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  2. 测量脉冲速度的程序,初学者可以看看。很有帮助。(A program for measuring pulses speed,a beginner can look at it.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-02
    • 文件大小:1kb
    • 提供者:kangzw
  1. HEX2MIF

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  2. QUARTUS II SRAM/ROM初始化需要的HEX文件与Keil产生的HEX格式不同;该Modelsim程序,将Keil产生的Hex转换成,Quartus可以是识别的MIF格式;(The QUARTUS II SRAM/ROM initialization needs HEX files which are different from those generated by Keil. The Modelsim program converts Hex generated by Keil
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-30
    • 文件大小:1kb
    • 提供者:MCUMaster
  1. deadzone

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  2. 代码功能是实现脉冲信号的死区控制。根据输入脉冲实现10us的死区,避免IGBT直通。(The code function is to realize the dead zone control of the pulse signal. The dead zone of 10us is realized according to the input pulse, and the direct connection of IGBT is avoided.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:1kb
    • 提供者:FollowSky
  1. spi_master

    0下载:
  2. 用Verilog写的SPI代码,可读可写,刚仿真完,还没上板,尴尬,主要是官方限制不上传就不能下载~~~~~~~~~~~~~~ 下面的英文是百度翻译过来的,鬼畜的我都不知道啥意思~~~~(The SPI code written in Verilog is readable and writable. After the simulation is finished, it is not yet on board. Awkwardly, it is mainly that official r
  3. 所属分类:VHDL/FPGA/Verilog

  1. Q1.tar

    0下载:
  2. implementation of basic elecronics components using verilog HDL
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:1kb
    • 提供者:guy03
  1. Q2.tar

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  2. vereilog design files for beginer
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:1kb
    • 提供者:guy03
  1. Q3.tar

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  2. hdl using verilog lenguage
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:1kb
    • 提供者:guy03
  1. Q4-a.tar

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  2. verilog coding beginer level
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:1kb
    • 提供者:guy03
  1. Q4-b.tar

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  2. beginer level verilog coding
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:1kb
    • 提供者:guy03
  1. ContadorBCDFinal

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  2. Codigo BCD en lenguaje descr iptivo verilog CINVES
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:1kb
    • 提供者:danoboook
  1. McBSP_8bit_Asyn

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  2. 基于FPGA的Mcbsp通信源码,经过项目实测检验(Mcbsp communication source code based on FPGA,Through the test of the project.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:1kb
    • 提供者:Trigger_Z
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