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  1. SEEDVPM642rtcw

    0下载:
  2. 这是测试SEED-VPM642上的RTC与EPPROM的测试程序。
  3. 所属分类:DSP编程

    • 发布日期:2008-10-13
    • 文件大小:813byte
    • 提供者:zheng lili
  1. cordic

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  2. vhdl语言编写的cordic算法,实现了cordic的流水线运算。-cordic language vhdl algorithm cordic the pipeline operator.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:813byte
    • 提供者:lmy
  1. clock

    0下载:
  2. 时钟程序 实现钟表功能的VHDL语言编写的程序 -clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:813byte
    • 提供者:wangwang
  1. s10

    0下载:
  2. 车辆牌照自动识别系统中字符分割方法研究及其实现-Vehicle license plate recognition system
  3. 所属分类:VxWorks

    • 发布日期:2017-04-02
    • 文件大小:813byte
    • 提供者:钟腾
  1. TESTRAM

    0下载:
  2. DSP 2407 external ram test
  3. 所属分类:DSP program

    • 发布日期:2017-04-10
    • 文件大小:813byte
    • 提供者:rbergallo
  1. New-folder

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  2. VHDL for Johnson counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:813byte
    • 提供者:Ashwin
  1. 001-P1.0LED

    0下载:
  2. 单片机流水灯程序,是新手的好帮手,希望能对你有帮助!- Flowing water light microcontroller program, is new good helper, the hope can help you
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:813byte
    • 提供者:王东庭
  1. tb_sigma_h

    0下载:
  2. test bench for sigma delta
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:813byte
    • 提供者:Renu Mary
  1. yl_timer

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  2. s3c6410 timer program.
  3. 所属分类:Windows CE

    • 发布日期:2017-04-11
    • 文件大小:813byte
    • 提供者:Jon
  1. led

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  2. DSP的一个测试程序,LED灯的显示,可以在DSP的开发环境下运行,已测试过,可以使用-DSP a test program, display of LED lights, you can run in the DSP development environment, has been tested, you can use
  3. 所属分类:DSP program

    • 发布日期:2017-11-13
    • 文件大小:813byte
    • 提供者:阿牛
  1. LMS_algorithm_matlab

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  2. 此matlab代码介绍了LMS(leastMeansquare)的算法实现,具有很好的参考价值-LMS algorithm in adaptive algorithm using a very wide range. Reversal of the traditional the offset algorithm that using this algorithm. This matlab code program great reference significance of the adap
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-15
    • 文件大小:813byte
    • 提供者:brianwu
  1. minute_ct

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  2. 采用VHDL语言设计的分钟计时器,是时钟设计的一部分,已仿真和测试通过。-Design using VHDL-minute timer, the clock part of the design, simulation and testing has been passed.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:813byte
    • 提供者:xzb
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