资源列表
LED
- 以两种结构编写的VHDL驱动LED 已通过调试
scrambler
- 通信系统中的加扰与解扰程序，用verilog语言实现，有波形文件可以直接查看功能
cic
- verilog码写的CIC滤波器的程序，包括4倍抽取CIC滤波器和内插的CIC滤波器两个
cfft
- CFFT是一个数据宽度和点数都可配置的基4 FFT core,用VHDL实现
aes_core.tar
- AES的Verilog实现,用于加密的算法硬件实现!
ata.tar
- 硬盘接口的硬件实现，VHDL和Verilog是吸纳的，带有文档！
ads7844
- 本源码介绍了ADS7844 AD转换芯片的VHDL控制器。
firfilter
- 实现一个FIR滤波器，基于直接型型算法 输入数据宽度：8位 输出数据宽度：16位 阶数：16阶 滤波器经转换后（右移16位）的特征参数为： h[0]=h[15]=0000 h[1]=h[14]=0065 h[2]=h[13]=018F h[3]=h[12]=035A h[4]=h[11]=0579 h[5]=h[10]=078E h[6]=h[9]=0935 h[7]=h[8]=0A1F
firfilter_da
- 分布式算法在实现乘加功能时，是通过将各输入数据的每一对应位产生的部分积预先进行相加形成相应的部分积，然后再对各个部分积累加形成最终结果的，而传统算法是等到所有乘积已经产生之后再来相加完成乘加运算的。与传统串行算法相比，分布式算法可极大地减少硬件电路的规模，提高电路的执行速度。 实现一个FIR滤波器，基于分布式算法 输入数据宽度：8位 输出数据宽度：16位 阶数：16阶 滤波器经转换后（右移16位）的特征参数为： h[0]=h[15]=0000 h[1]=h[14]=
fsm
- 检测输入数据中的“10110”序列，并记录检测到的序列的数目，当序列数目大于15时溢出。 输入信号：iclk //输入时钟 rst_ //复位信号 din //输入串行数据 输出信号：[3:0] catch //检测到的序列的数目 overflow //数目大于15 ，溢出
QuartusIIUserGuide
- QuartusII用户指南，对于学习Altera公司FPGA的朋友，会有帮助！
eeprom
- eeprom的Verilog HDL源代码，含eeprom的读写！Quartus II5.0平台测试通过！